JPS6097670A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6097670A JPS6097670A JP58204796A JP20479683A JPS6097670A JP S6097670 A JPS6097670 A JP S6097670A JP 58204796 A JP58204796 A JP 58204796A JP 20479683 A JP20479683 A JP 20479683A JP S6097670 A JPS6097670 A JP S6097670A
- Authority
- JP
- Japan
- Prior art keywords
- region
- junction part
- regions
- insulating film
- impurity region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、半導体装置に関するもので、たとえば、半導
体装置における容量低減に利用して特に有効な技術に関
するものである。
体装置における容量低減に利用して特に有効な技術に関
するものである。
［背景技術］
半導体装置を同一半導体基板上に集積形成するにあたっ
て、各素子の接合部容量が高速化の上で問題となってい
る。特に、集積回路においては、素子の本来的な活性領
域以外の接合部容量は可能なかぎりこれを排除すること
が望ましい。−例として縦型バイポーラトランジス１夕
の従来の典型的な構造（例えば特開昭５４−６７３８８
号公報など）に関してこの不要な接合部容量を第１図を
参照して説明する。
て、各素子の接合部容量が高速化の上で問題となってい
る。特に、集積回路においては、素子の本来的な活性領
域以外の接合部容量は可能なかぎりこれを排除すること
が望ましい。−例として縦型バイポーラトランジス１夕
の従来の典型的な構造（例えば特開昭５４−６７３８８
号公報など）に関してこの不要な接合部容量を第１図を
参照して説明する。
第１図において、符号１は半導体基板であって、たとえ
ばＰ型不純物シリコン半導体基板である。
ばＰ型不純物シリコン半導体基板である。
この基板１上には、Ｎ＋型の埋込み層２ならびにＮ型エ
ピタキシャル層３が形成されている。この基板１は、シ
ーＩＪコン酸化膜等の厚い絶縁膜４によって分離領域（
すなわち、比較的厚い絶縁膜４が覆われた領域）とそれ
以外の活性領域とに区分されている。活性領域内には、
バイポーラトランジスタのベースであるＰ＋型不純物領
域５、エミッタであるＮ＋型不純物領域６．ならびにコ
レクタ引出しのためのＮ＋型不純物領域７が各々形成さ
れている。符号８は、シリコン酸化膜あるいはリンシリ
ケートガラス等の絶縁保護膜であり、この膜８を介して
、エミッタ、ベース、ならびにコレクタのための電極用
アルミニウム配線が行なわれている。
ピタキシャル層３が形成されている。この基板１は、シ
ーＩＪコン酸化膜等の厚い絶縁膜４によって分離領域（
すなわち、比較的厚い絶縁膜４が覆われた領域）とそれ
以外の活性領域とに区分されている。活性領域内には、
バイポーラトランジスタのベースであるＰ＋型不純物領
域５、エミッタであるＮ＋型不純物領域６．ならびにコ
レクタ引出しのためのＮ＋型不純物領域７が各々形成さ
れている。符号８は、シリコン酸化膜あるいはリンシリ
ケートガラス等の絶縁保護膜であり、この膜８を介して
、エミッタ、ベース、ならびにコレクタのための電極用
アルミニウム配線が行なわれている。
この種従来のバイポーラトランジスタにあっては、トラ
ンジスタとしての本来的な機能は、Ｎ＋型不純物領域（
エミッタ領域）６直下の、Ｐ１型不純物領域（ベース領
域）５ならびにＮ型エピタキシャル層３によって達成さ
れる。従って、エミッタ領域・６直下のベース領域５、
いわゆる真性ベース領域以外の外部ベース領域は可能な
かぎり小さい方が好ましい。し′かしながら一ベース領
域５のコンタクト孔を設ける必要上この外部ベース領域
は必−要である。そのため、外部ベース領域における、
ベース領域５とエピタキシャル層３との接合部容量と、
真性ベース領域における接合部容量とが加わったものが
トランジスタのＣＴＣ’（コレクタベース接合部容量）
として寄与してしまい、高速化する上で問題があった。
ンジスタとしての本来的な機能は、Ｎ＋型不純物領域（
エミッタ領域）６直下の、Ｐ１型不純物領域（ベース領
域）５ならびにＮ型エピタキシャル層３によって達成さ
れる。従って、エミッタ領域・６直下のベース領域５、
いわゆる真性ベース領域以外の外部ベース領域は可能な
かぎり小さい方が好ましい。し′かしながら一ベース領
域５のコンタクト孔を設ける必要上この外部ベース領域
は必−要である。そのため、外部ベース領域における、
ベース領域５とエピタキシャル層３との接合部容量と、
真性ベース領域における接合部容量とが加わったものが
トランジスタのＣＴＣ’（コレクタベース接合部容量）
として寄与してしまい、高速化する上で問題があった。
［発明の目的］
したがって、本発明の目的は、半導体装置にとって不要
な接合部容量を低減する技術を提供するものである。
な接合部容量を低減する技術を提供するものである。
本発明の前記ならびにそのほかの目的に新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
［発明の概要］
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、半導体装置を構成する半導体領域（不純物領
域）間の接合部領域のうち、半導体装置の本来的な機能
を司どる真性領域に対応した接合部領域以外の接合部領
域に絶縁膜を形成することにより、真性領域以外の接合
部容量が絶縁膜の容量によって決定されるので、接合部
容量の低減を達成するものである。
域）間の接合部領域のうち、半導体装置の本来的な機能
を司どる真性領域に対応した接合部領域以外の接合部領
域に絶縁膜を形成することにより、真性領域以外の接合
部容量が絶縁膜の容量によって決定されるので、接合部
容量の低減を達成するものである。
［実施例１］
以下、本発明の半導体装置をバイポーラトランジスタに
適用した場合の一実施例を第２図を参照して説明する。
適用した場合の一実施例を第２図を参照して説明する。
第２図において、符号１０は半導体基板であって、たと
えば、Ｐ型シリコン半導体基板である。
えば、Ｐ型シリコン半導体基板である。
この基板１０にはＮ＋型埋込み層１１が形成されるとと
もに、その上部に第１導電型の第１の半導体領域（以下
、不純物領域という）であるＮ型エピタキシャル層１２
が形成され半導体基体を形成している。エピタキシャル
層１２は比較的厚いシリコン酸化膜１３によって囲まれ
素子の活性領域を規定している。酸化膜１３は半導体基
板の一生面を複数の領域に分離している。符号１４なら
びに１５は、エピタキシャル層１２の一生面の複数の分
離された領域の一つに形成された第１導電型と逆導電型
のＰ＋第２不純物領域ならびにこの領域の一部に形成さ
れた第１導電型のＮ４″第３不純物領域であって、各々
トランジスタのベース領域ならびにエミッタ領域に対応
している。Ｎ＋型埋込み層１１は図外のコレクタ引出し
のためのＮ＋型不純物層に接続している。このＮ＋型不
純物層は図の右端の酸化膜１３に隣接するエピタキシャ
ル層内に設けられる。符号１６はシリコン酸化膜あるい
はリンシリケートガラス膜等の保護絶縁膜であり、符号
１７ならびに１８は、各々、ベースならびにエミッタの
コンタクト孔である。図示は省略するが、コンタクト孔
を通して各領域にはアルミニウム配線が接続され、さら
にこの上には最終保護膜が設けられている。
もに、その上部に第１導電型の第１の半導体領域（以下
、不純物領域という）であるＮ型エピタキシャル層１２
が形成され半導体基体を形成している。エピタキシャル
層１２は比較的厚いシリコン酸化膜１３によって囲まれ
素子の活性領域を規定している。酸化膜１３は半導体基
板の一生面を複数の領域に分離している。符号１４なら
びに１５は、エピタキシャル層１２の一生面の複数の分
離された領域の一つに形成された第１導電型と逆導電型
のＰ＋第２不純物領域ならびにこの領域の一部に形成さ
れた第１導電型のＮ４″第３不純物領域であって、各々
トランジスタのベース領域ならびにエミッタ領域に対応
している。Ｎ＋型埋込み層１１は図外のコレクタ引出し
のためのＮ＋型不純物層に接続している。このＮ＋型不
純物層は図の右端の酸化膜１３に隣接するエピタキシャ
ル層内に設けられる。符号１６はシリコン酸化膜あるい
はリンシリケートガラス膜等の保護絶縁膜であり、符号
１７ならびに１８は、各々、ベースならびにエミッタの
コンタクト孔である。図示は省略するが、コンタクト孔
を通して各領域にはアルミニウム配線が接続され、さら
にこの上には最終保護膜が設けられている。
ベース領域１４とエピタキシャル層１２との境界である
接合部領域のうち、エミッタ領域１５直下以外の接合部
領域には絶縁膜１９が形成されている。この絶縁膜１９
は、ベース領域１４を形成後、酸素あるいは窒素を打込
み、適当な熱処理を行って形成したシリコン酸化膜ある
いは窒化シリコン膜である。絶縁膜１９をベース領域１
４の真性領域であるエミッタ直下以外の接合部領域に形
成してい為ので、真性領域以外での外部領域の接合部容
量は絶縁膜１９によって決定され極めて小さいものとな
っている。従って、寄生容量Ｃ０ｏが低減され、トラン
ジスタの高速化、さらに、消費電力の低減を行うことが
できる。
接合部領域のうち、エミッタ領域１５直下以外の接合部
領域には絶縁膜１９が形成されている。この絶縁膜１９
は、ベース領域１４を形成後、酸素あるいは窒素を打込
み、適当な熱処理を行って形成したシリコン酸化膜ある
いは窒化シリコン膜である。絶縁膜１９をベース領域１
４の真性領域であるエミッタ直下以外の接合部領域に形
成してい為ので、真性領域以外での外部領域の接合部容
量は絶縁膜１９によって決定され極めて小さいものとな
っている。従って、寄生容量Ｃ０ｏが低減され、トラン
ジスタの高速化、さらに、消費電力の低減を行うことが
できる。
［実施例２］
第３図は、同じくバイポーラトランジスタに本発明を適
用した他の実施例を示すものである。図において、符号
２０は半導体基板であって、たとえばＰ型シリコン基板
である。この基板２ｏにはＮ１型埋込み層２１が形成さ
れるとともに、その上部に第１導電型の第１不純物領域
であるＮ型エピタキシャル層２２が形成され半導体基体
としている。エピタキシャル層２２は実施例１と同様比
較的厚いシリコン酸化膜２３によって囲まれ素子の活性
領域を規定している。このエピタキシャル層２２の上に
は、第１導電型と逆導電型のＰ＋第２不純物領域２４な
らびに第１導電型のＮ＋第３不純物領域２５とが形成さ
れ、各々、トランジスタのベース領域ならびにエミッタ
領域に対応している。符号２６はシリコン酸化膜あるい
はリンシリケートガラス膜等の保護絶縁膜であり、符号
２７ならびに２８は、各々、ベースならびにエミッタの
コンタクト孔である。
用した他の実施例を示すものである。図において、符号
２０は半導体基板であって、たとえばＰ型シリコン基板
である。この基板２ｏにはＮ１型埋込み層２１が形成さ
れるとともに、その上部に第１導電型の第１不純物領域
であるＮ型エピタキシャル層２２が形成され半導体基体
としている。エピタキシャル層２２は実施例１と同様比
較的厚いシリコン酸化膜２３によって囲まれ素子の活性
領域を規定している。このエピタキシャル層２２の上に
は、第１導電型と逆導電型のＰ＋第２不純物領域２４な
らびに第１導電型のＮ＋第３不純物領域２５とが形成さ
れ、各々、トランジスタのベース領域ならびにエミッタ
領域に対応している。符号２６はシリコン酸化膜あるい
はリンシリケートガラス膜等の保護絶縁膜であり、符号
２７ならびに２８は、各々、ベースならびにエミッタの
コンタクト孔である。
ベース領域２４とエピタキシャル層２２との境界である
接合部領域のうち、エミッタ領域２５直下以外の接合部
領域には、たとえば、シリコン酸化膜である絶縁膜２９
が形成されている。この絶縁膜２９は、エピタキシャル
層２２を形成しさらにシリコン酸化膜２３を形成した後
にシリコン酸化膜２３の設けられた以外の半導体基体の
表面を熱酸化して形成されたものである。この後、絶縁
膜２９、シリコン酸化膜２３、ならびにエピタキシャル
層２２の上に、再度、エピタキシャル層３０を選択成長
させている。絶縁膜２９に設けた開口３１を通して露出
したエピタキシャル層２２を種結晶として、エピタキシ
ャルＮ３０を形成できる。なお、多結晶シリコン層を基
体表面上にＣＶＤにより堆積した後、レーザアニール等
によりエピタキシャル層２２に従う単結晶として形成し
てもよい。この選択的に形成されたエピタキシャル層３
０に不純物としてボロンを導入した後、表面を熱酸化し
て酸化膜２６を形成する。この後。
接合部領域のうち、エミッタ領域２５直下以外の接合部
領域には、たとえば、シリコン酸化膜である絶縁膜２９
が形成されている。この絶縁膜２９は、エピタキシャル
層２２を形成しさらにシリコン酸化膜２３を形成した後
にシリコン酸化膜２３の設けられた以外の半導体基体の
表面を熱酸化して形成されたものである。この後、絶縁
膜２９、シリコン酸化膜２３、ならびにエピタキシャル
層２２の上に、再度、エピタキシャル層３０を選択成長
させている。絶縁膜２９に設けた開口３１を通して露出
したエピタキシャル層２２を種結晶として、エピタキシ
ャルＮ３０を形成できる。なお、多結晶シリコン層を基
体表面上にＣＶＤにより堆積した後、レーザアニール等
によりエピタキシャル層２２に従う単結晶として形成し
てもよい。この選択的に形成されたエピタキシャル層３
０に不純物としてボロンを導入した後、表面を熱酸化し
て酸化膜２６を形成する。この後。
ヒ素を選択的に導入してエミッタ領域２５を形成してい
る。このように絶縁膜２９をベースの外部領域の接合部
領域に形成しているのでｃＴｏが低減され、トランジス
タの高速化、さらに、消費電力の低減を行うことができ
る。
る。このように絶縁膜２９をベースの外部領域の接合部
領域に形成しているのでｃＴｏが低減され、トランジス
タの高速化、さらに、消費電力の低減を行うことができ
る。
実施例１ならびに２は、ともに絶縁膜１９，２９を形成
してｃｌｏを低減することに変わりはないが、その製造
工程が異なっている。すなわち、実施例１においては、
エピタキシャル成長工程が１回であるがイオン打込みに
よって絶縁膜１９を形成している。また、実施例２にお
いては、エピタキシャル層２２、絶縁膜２９ならびにシ
リコン酸化膜２３上に再度エピタキシャル成長を行って
いるが絶縁膜２９形成のためのイオン打込みは不要であ
る。エピタキシャル成長工程が少ない点で、実施例１の
方が工程上゛有利である。
してｃｌｏを低減することに変わりはないが、その製造
工程が異なっている。すなわち、実施例１においては、
エピタキシャル成長工程が１回であるがイオン打込みに
よって絶縁膜１９を形成している。また、実施例２にお
いては、エピタキシャル層２２、絶縁膜２９ならびにシ
リコン酸化膜２３上に再度エピタキシャル成長を行って
いるが絶縁膜２９形成のためのイオン打込みは不要であ
る。エピタキシャル成長工程が少ない点で、実施例１の
方が工程上゛有利である。
［効果］
以上説明したように本発明の半導体装置は、接合部領域
のうち、真性領域以外の外部領域の接合部領域に絶縁膜
を形成することにより、接合部容量が低減さ九、半導体
装置の高速化ならびに低消費電力化に寄与するという効
果が得られる。
のうち、真性領域以外の外部領域の接合部領域に絶縁膜
を形成することにより、接合部容量が低減さ九、半導体
装置の高速化ならびに低消費電力化に寄与するという効
果が得られる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
［利用分野］
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるバイポーラトランジ
スタに適用した場合について説明したが、これに限定さ
れるものでなく、たとえば。
をその背景となった利用分野であるバイポーラトランジ
スタに適用した場合について説明したが、これに限定さ
れるものでなく、たとえば。
ダイオード、抵抗等の半導体集積回路に広く利用できる
。
。
第１図は、従来のバイポーラトランジスタの断面構造図
、 第２図は、本発明の半導体装置をバイポーラトランジス
タに適用した場合の一実施例を示す断面構造図、そして
、 第３図は、同じく他の実施例を示す断面構造図である。 １２．２２・・・第１不純物領域（エピタキシャル層）
、１３．２３・・・シリコン酸化膜、１４．２４・・・
第２不純物領域（ベース領域）、１５．２５・・・第３
不純物領域・（エミッタ領域）、１９．２９・・・絶縁
膜。 代理人 弁理士 高 橋 明 夫 第 １ 図 第 ２ 図 第 ３ 図 ヒ
、 第２図は、本発明の半導体装置をバイポーラトランジス
タに適用した場合の一実施例を示す断面構造図、そして
、 第３図は、同じく他の実施例を示す断面構造図である。 １２．２２・・・第１不純物領域（エピタキシャル層）
、１３．２３・・・シリコン酸化膜、１４．２４・・・
第２不純物領域（ベース領域）、１５．２５・・・第３
不純物領域・（エミッタ領域）、１９．２９・・・絶縁
膜。 代理人 弁理士 高 橋 明 夫 第 １ 図 第 ２ 図 第 ３ 図 ヒ
Claims (1)
- 【特許請求の範囲】 １、素子分離絶縁膜によって囲まれた活性領域に形成さ
れた第１導電型の第１不純物領域と、この第１不純物領
域上に形成され第１導電型と逆導電型の第２不純物領域
と、第２不純物領域内に形成され第１導電型の第３不純
物領域と、前記第１不純物領域と第２不純物領域との境
界である接合部領域のうち、前記第３不純物領域の直下
以外の接合部領域に形成された絶縁膜とより成ることを
特徴とする半導体装置。 ２、前記半導体装置はバイポーラトランジスタであり、
前記第２不純物領域がベース領域、前記第３不純物領域
がエミッタ領域であり、前記絶縁膜がエミッタとべｌス
との接合よりも深い所に位置している特許請求の範囲第
１項に記載の半導体装置。 ３、前記接合部領域に形成された絶縁膜は、前ｉ素子分
離絶縁膜よりも薄い特許請求の範囲第１項に記載の半導
体装置。゛
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58204796A JPS6097670A (ja) | 1983-11-02 | 1983-11-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58204796A JPS6097670A (ja) | 1983-11-02 | 1983-11-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6097670A true JPS6097670A (ja) | 1985-05-31 |
Family
ID=16496499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58204796A Pending JPS6097670A (ja) | 1983-11-02 | 1983-11-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6097670A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6224670A (ja) * | 1985-01-30 | 1987-02-02 | テキサス インスツルメンツ インコ−ポレイテツド | バイポ−ラ・トランジスタとその製法 |
| JPS62271464A (ja) * | 1986-05-20 | 1987-11-25 | Nec Corp | 半導体装置の製造方法 |
| JPS62271465A (ja) * | 1986-05-20 | 1987-11-25 | Nec Corp | 半導体装置の製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS523557A (en) * | 1975-06-27 | 1977-01-12 | Hitachi Ltd | Thrust removing device |
| JPS5339889A (en) * | 1976-09-24 | 1978-04-12 | Hitachi Ltd | Semiconductor device and its production |
| JPS5763853A (en) * | 1980-10-06 | 1982-04-17 | Matsushita Electric Ind Co Ltd | Semiconductor intergrated circuit and preparing method therefor |
-
1983
- 1983-11-02 JP JP58204796A patent/JPS6097670A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS523557A (en) * | 1975-06-27 | 1977-01-12 | Hitachi Ltd | Thrust removing device |
| JPS5339889A (en) * | 1976-09-24 | 1978-04-12 | Hitachi Ltd | Semiconductor device and its production |
| JPS5763853A (en) * | 1980-10-06 | 1982-04-17 | Matsushita Electric Ind Co Ltd | Semiconductor intergrated circuit and preparing method therefor |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6224670A (ja) * | 1985-01-30 | 1987-02-02 | テキサス インスツルメンツ インコ−ポレイテツド | バイポ−ラ・トランジスタとその製法 |
| JPS62271464A (ja) * | 1986-05-20 | 1987-11-25 | Nec Corp | 半導体装置の製造方法 |
| JPS62271465A (ja) * | 1986-05-20 | 1987-11-25 | Nec Corp | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4700464A (en) | Method of forming trench isolation in an integrated circuit | |
| JPS6097670A (ja) | 半導体装置 | |
| US4409725A (en) | Method of making semiconductor integrated circuit | |
| JPS6273667A (ja) | 半導体素子の製造方法 | |
| JPS6095969A (ja) | 半導体集積回路の製造方法 | |
| JPH0547913A (ja) | 半導体装置の製造方法 | |
| JP2890509B2 (ja) | 半導体装置の製造方法 | |
| JPS61172346A (ja) | 半導体集積回路装置 | |
| JPS60164356A (ja) | 半導体装置 | |
| JP3386293B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP2524079B2 (ja) | 上向構造型バイポ―ラトランジスタ及びその製造方法 | |
| JPS6021568A (ja) | 半導体装置の製造方法 | |
| JP2892436B2 (ja) | 半導体装置の製造方法 | |
| JPS59144168A (ja) | バイポ−ラｍｏｓ半導体装置及びその製造法 | |
| JPS60257572A (ja) | 半導体装置の製造方法 | |
| JPS6020570A (ja) | 半導体装置の製造方法 | |
| JP2575204B2 (ja) | バイポーラ型半導体集積回路装置の製造方法 | |
| JPS5857745A (ja) | 相補型半導体装置の製造方法 | |
| JPS59231833A (ja) | 半導体装置及びその製造法 | |
| JPH0499329A (ja) | 半導体装置の製造方法 | |
| JPS59191380A (ja) | 半導体装置とその製造方法 | |
| JPS59112616A (ja) | 半導体装置の製造方法 | |
| JPS6378569A (ja) | 半導体装置の製造方法 | |
| JPS61139063A (ja) | 半導体装置およびその製造方法 | |
| JPH01100941A (ja) | 半導体装置の製造方法 |