JPS61100967A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPS61100967A JPS61100967A JP59221557A JP22155784A JPS61100967A JP S61100967 A JPS61100967 A JP S61100967A JP 59221557 A JP59221557 A JP 59221557A JP 22155784 A JP22155784 A JP 22155784A JP S61100967 A JPS61100967 A JP S61100967A
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- JP
- Japan
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- silicon layer
- layer
- crystal silicon
- channel region
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
- H10D30/6731—Top-gate only TFTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
- H10D30/6743—Silicon
- H10D30/6745—Polycrystalline or microcrystalline silicon
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、薄膜トランジス、りの構造に関するものであ
る＠ 〔従来の技術〕 従来の薄膜トランジスタの構造は、特開昭５９−２２３
６５・特開昭５９−９６７６９の様に、動作層であるシ
リコン層の膜厚は、コンタクトホール形成時に問題がな
く、かつトランジスタ特性に、コンタクト抵抗等の寄生
抵抗が影響しない膜厚以上の均一膜厚であった。
る＠ 〔従来の技術〕 従来の薄膜トランジスタの構造は、特開昭５９−２２３
６５・特開昭５９−９６７６９の様に、動作層であるシ
リコン層の膜厚は、コンタクトホール形成時に問題がな
く、かつトランジスタ特性に、コンタクト抵抗等の寄生
抵抗が影響しない膜厚以上の均一膜厚であった。
〔発明が解決しようとしている問題点〕しかし、前述の
従来技術では、薄膜トランジスタ（以下ＴＸＰＴと記す
。）特性において、動作層が非単結晶シリコンであるこ
とからオン電流値が小さくオフ状態でのリーク電流が大
きいためオン／オフ比が小さくおさえられる、またしき
い値電圧が高く、応答速度が鈍いという問題点を有する
。
従来技術では、薄膜トランジスタ（以下ＴＸＰＴと記す
。）特性において、動作層が非単結晶シリコンであるこ
とからオン電流値が小さくオフ状態でのリーク電流が大
きいためオン／オフ比が小さくおさえられる、またしき
い値電圧が高く、応答速度が鈍いという問題点を有する
。
そこで本発明はこのような問題点を解決するもので、そ
の目的とするところは、動作半導体層である非単結晶シ
リコン層の少なくともチャネル領域の非単結晶シリコン
層膜厚は薄くし、ソース領域およびドレイン領域の少な
くともコンタクト形成領域は・コンタクトホール形成時
に、歩留り良く形成が可能で、フンタクト抵抗等の寄生
抵抗がトランジスタ特性に影響を与えない膜厚でＴＩＦ
Ｔを構成し、オフ電流値を下げ、オン電流値を上げオン
／オフ比を大きくシ、シきい値電圧を下げ、高速応答を
可能にするなど、良好なトランジスタ特性を有するＴＩ
Ｆ’ｌ’構造を提供するところにある。
の目的とするところは、動作半導体層である非単結晶シ
リコン層の少なくともチャネル領域の非単結晶シリコン
層膜厚は薄くし、ソース領域およびドレイン領域の少な
くともコンタクト形成領域は・コンタクトホール形成時
に、歩留り良く形成が可能で、フンタクト抵抗等の寄生
抵抗がトランジスタ特性に影響を与えない膜厚でＴＩＦ
Ｔを構成し、オフ電流値を下げ、オン電流値を上げオン
／オフ比を大きくシ、シきい値電圧を下げ、高速応答を
可能にするなど、良好なトランジスタ特性を有するＴＩ
Ｆ’ｌ’構造を提供するところにある。
本発明のＴＩＦＴは、動作半導体層である非単結晶シリ
コン層中の少なくともチャネル領域に、イオン打込みに
より形成した絶縁層を有し、チャネル領域の非単結晶シ
リコン層膜厚は薄ぐ、外部配線とコンタクトを形成する
ソース領域およびドレイン領域の少なくともコンタクト
形成領域は、良好なフンタクトが可能であるように厚く
した構造を特徴とする。
コン層中の少なくともチャネル領域に、イオン打込みに
より形成した絶縁層を有し、チャネル領域の非単結晶シ
リコン層膜厚は薄ぐ、外部配線とコンタクトを形成する
ソース領域およびドレイン領域の少なくともコンタクト
形成領域は、良好なフンタクトが可能であるように厚く
した構造を特徴とする。
本発明の上記構成によれば、チャネル領域の膜厚を薄く
シ、少なくともフンタクトを形成するソース領域および
ドレイン領域の膜厚は、フンタクトホール形成時に歩留
り低下に影響することなくかつ良好なコンタクト特性が
得られるような膜厚となるような構造としたので、しき
い値電圧の低下、オフ状態のリーク電流の減少、オン電
流の増加さらには、高速応答が実現できるものである口
〔実施例〕 第１図は、本発明の実施例におけるＴＩＦＴの構造図で
あって、第２図の従来のＴ？Ｔ構造と比較して、イオン
打込みにより形成される絶縁層２の厚さだけ、チャネル
領域４の非単結晶シリコン層の膜厚が薄くなっている。
シ、少なくともフンタクトを形成するソース領域および
ドレイン領域の膜厚は、フンタクトホール形成時に歩留
り低下に影響することなくかつ良好なコンタクト特性が
得られるような膜厚となるような構造としたので、しき
い値電圧の低下、オフ状態のリーク電流の減少、オン電
流の増加さらには、高速応答が実現できるものである口
〔実施例〕 第１図は、本発明の実施例におけるＴＩＦＴの構造図で
あって、第２図の従来のＴ？Ｔ構造と比較して、イオン
打込みにより形成される絶縁層２の厚さだけ、チャネル
領域４の非単結晶シリコン層の膜厚が薄くなっている。
第３図には、本発明による？ＩＦＴ構造を実現する為の
製造工程を示す。第３図を用いて、製造工程を説明する
。
製造工程を示す。第３図を用いて、製造工程を説明する
。
最初に、絶縁基板１上に、非単結晶シリコン層を、化学
気相成長法（以下ＯＶＤと記す・）等により形成し、必
要な形状にエツチングを行ない、イオン打込み用のマス
クを、レジスト１０により少なくともチャネル領域４上
にはレジスト１０が残らないように形成しイオン打込み
を行なう０このようにして第３図（α）の如くなる。イ
オン打込みには・酸素イオンあるいは窒素イオンの使用
が可能である。
気相成長法（以下ＯＶＤと記す・）等により形成し、必
要な形状にエツチングを行ない、イオン打込み用のマス
クを、レジスト１０により少なくともチャネル領域４上
にはレジスト１０が残らないように形成しイオン打込み
を行なう０このようにして第３図（α）の如くなる。イ
オン打込みには・酸素イオンあるいは窒素イオンの使用
が可能である。
続いて、レジストマスクをハクリした後、非単結晶シリ
コン層９の熱酸化により、ゲート絶縁膜５を形成する＠
この際、イオン打込みした層２のアニールも同時に行な
うことができる。
コン層９の熱酸化により、ゲート絶縁膜５を形成する＠
この際、イオン打込みした層２のアニールも同時に行な
うことができる。
続いて、不純物元素の熱拡散等で低抵抗化した非単結晶
シリコン層あるいは、ゲート配線抵抗が問題となる場合
には高融点金属またはそのシリサイド等を使用して、ゲ
ート電極６を形成し、不純物イオンの打ち込みにより、
ソース領域およびドレイン領域３を形成する。この際ゲ
ート電極６をマスクに打ち込むので、自己整合が可能と
なる。
シリコン層あるいは、ゲート配線抵抗が問題となる場合
には高融点金属またはそのシリサイド等を使用して、ゲ
ート電極６を形成し、不純物イオンの打ち込みにより、
ソース領域およびドレイン領域３を形成する。この際ゲ
ート電極６をマスクに打ち込むので、自己整合が可能と
なる。
このようにして、第［（Ｃ）の如くなる。
次に、相関絶縁膜７を形成し、コンタクトホールを形成
した後、Ａ Ｉ！、 −Ｓ ｉ 、 Ａ ｆｔ −Ｓ
ｉ −Ｏｕ等電極材料によりソース電極およびドレイン
電極８を形成することにより、第３図（ｄ）の如く構造
となるＯ 以上のようにして、本発明によるＴＰＴ構造の実現が可
能となる。
した後、Ａ Ｉ！、 −Ｓ ｉ 、 Ａ ｆｔ −Ｓ
ｉ −Ｏｕ等電極材料によりソース電極およびドレイン
電極８を形成することにより、第３図（ｄ）の如く構造
となるＯ 以上のようにして、本発明によるＴＰＴ構造の実現が可
能となる。
さらに、第３図（ａ）においては、イオン打込みのマス
ク１０をレジストにより形成したが、このマスクをｃｖ
ｎ等で形成した酸化膜１形成した構造を第４図に示す。
ク１０をレジストにより形成したが、このマスクをｃｖ
ｎ等で形成した酸化膜１形成した構造を第４図に示す。
マスクとして形成した酸化膜は層間絶縁膜の一部として
使用できる。さらに、界面状態がＴＰＴ特性に敏感に影
響する非単結晶シリコン層９０表面が、レジスト１０で
汚染されることなく構成できるので、トランジスタ特性
のバラツキが小さくなる。
使用できる。さらに、界面状態がＴＰＴ特性に敏感に影
響する非単結晶シリコン層９０表面が、レジスト１０で
汚染されることなく構成できるので、トランジスタ特性
のバラツキが小さくなる。
続いて、本発明による作用を詳しく説明すると、本発明
の上記構成によれば、チャネル領域の膜厚を薄くしたＴ
ＰＴ構造であるので、動作半導体層である非単結晶シリ
コン層中のチャネル領域において、ゲート電圧の増加に
より広がる空乏層は、低ゲート電圧で、チャネル領域を
満たすことになる。また、空乏層がチャネル領域を満た
すゲート電圧（以後ＶＴと記す）以上のゲート電圧（以
後’ＶＧと記す）を印加すれば、（７ｏ−７Ｔ）なる電
圧は、非単結晶シリコンの７エルミレベルを曲げること
に使用され、反転層形成に使用される０一般にＭＯＳ）
ランジスタにおけるしきい値電圧（以後ｖｔｈと記す。
の上記構成によれば、チャネル領域の膜厚を薄くしたＴ
ＰＴ構造であるので、動作半導体層である非単結晶シリ
コン層中のチャネル領域において、ゲート電圧の増加に
より広がる空乏層は、低ゲート電圧で、チャネル領域を
満たすことになる。また、空乏層がチャネル領域を満た
すゲート電圧（以後ＶＴと記す）以上のゲート電圧（以
後’ＶＧと記す）を印加すれば、（７ｏ−７Ｔ）なる電
圧は、非単結晶シリコンの７エルミレベルを曲げること
に使用され、反転層形成に使用される０一般にＭＯＳ）
ランジスタにおけるしきい値電圧（以後ｖｔｈと記す。
）は次式で表わされる０Ｖｔｈ＝Ｖｙｎ−）−２−１φ
７１−１−８・Ｎａ＊Ｗａ／ＣｏｘここでＶ ＰＢはフ
ラットバンド電圧、φνは７工ルミ準位、ｑは電荷量、
Ｎｓは不純物濃度、Ｗａは空乏層厚、Ｏｏｘはゲート容
量である。
７１−１−８・Ｎａ＊Ｗａ／ＣｏｘここでＶ ＰＢはフ
ラットバンド電圧、φνは７工ルミ準位、ｑは電荷量、
Ｎｓは不純物濃度、Ｗａは空乏層厚、Ｏｏｘはゲート容
量である。
上式のＷ８以外の変数の値が一定であるならば、’ｖｔ
ｈは、Ｗｓを小さくすることで、減少することになる。
ｈは、Ｗｓを小さくすることで、減少することになる。
故に・本発明のＴＰＴ構造のように、Ｗｓすなわち空乏
層厚を有限な非単結晶シリコン層を用いて、制御するこ
とにより、しきい値電圧を下げることが可能となる。
層厚を有限な非単結晶シリコン層を用いて、制御するこ
とにより、しきい値電圧を下げることが可能となる。
また、オフ状態でのリーク電流を決定するのは蔦チャネ
ル領域の抵抗値である。オフ状態でのチャネル領域の非
単結晶シリコン層の比抵抗率をρＢとし、チャネル幅を
Ｗ１チャネル長をＬ１チャネル領域の非単結晶シリコン
層の膜厚をＷｓとすれば・オフ状態でのチャネル抵抗Ｒ
Ｏｆｆは、Ｒｏｆｆ ＝ρ８・Ｉ＋ ／ Ｗ−Ｗ ｓと
なる。したがって、オフ状態でのチャネル抵抗は、チャ
ネル領補の非単結晶シリコン層の膜厚を薄くすることで
、増加する。すなわち・本発明の如く構造にすることで
、オフ状態でのチャネル抵抗が増加し、オフ状態でのリ
ーク電流は減少する０ また、ＭＯＳ）ランジスタの理論式より理解できるよう
にオン状態での電流すなわちオン電流は１（ＶＧ−７ｔ
ｈ）の関数であり、（ｖｏ−ｖｔｈ）の値の増加で・オ
ン電流は増加する。本発明のＴＩＰＴ構造を実現するこ
とで、ｖｔｈが下がるので、オン電流が増加することに
なる。したがって、オン電流が増加し、前述のごとくオ
フ電流は減少するので、トランジスタ応答特性に必要な
オン／オフ比が増加することになる。
ル領域の抵抗値である。オフ状態でのチャネル領域の非
単結晶シリコン層の比抵抗率をρＢとし、チャネル幅を
Ｗ１チャネル長をＬ１チャネル領域の非単結晶シリコン
層の膜厚をＷｓとすれば・オフ状態でのチャネル抵抗Ｒ
Ｏｆｆは、Ｒｏｆｆ ＝ρ８・Ｉ＋ ／ Ｗ−Ｗ ｓと
なる。したがって、オフ状態でのチャネル抵抗は、チャ
ネル領補の非単結晶シリコン層の膜厚を薄くすることで
、増加する。すなわち・本発明の如く構造にすることで
、オフ状態でのチャネル抵抗が増加し、オフ状態でのリ
ーク電流は減少する０ また、ＭＯＳ）ランジスタの理論式より理解できるよう
にオン状態での電流すなわちオン電流は１（ＶＧ−７ｔ
ｈ）の関数であり、（ｖｏ−ｖｔｈ）の値の増加で・オ
ン電流は増加する。本発明のＴＩＰＴ構造を実現するこ
とで、ｖｔｈが下がるので、オン電流が増加することに
なる。したがって、オン電流が増加し、前述のごとくオ
フ電流は減少するので、トランジスタ応答特性に必要な
オン／オフ比が増加することになる。
以上のことは、第５図に示す’１’ＦＴ特性の１例より
理解できる。さらに第５図より、本発明の構造にするこ
とで、特性の立ち上がりが急峻となり、より高速応答が
可能なＴＩＰＴ特性となることが理解できる。第５図に
は例としてＮチャネルＴＩＦ’ｌ’の特性が示しである
が、ＰチャネルＴＩＦＴにおいても同様な特性が得られ
る。
理解できる。さらに第５図より、本発明の構造にするこ
とで、特性の立ち上がりが急峻となり、より高速応答が
可能なＴＩＰＴ特性となることが理解できる。第５図に
は例としてＮチャネルＴＩＦ’ｌ’の特性が示しである
が、ＰチャネルＴＩＦＴにおいても同様な特性が得られ
る。
加えて、本発明では、外部配線とのコンタクトにおいて
、動作半導体層のソース領域およびドレイン領域の少な
くともコンタクト形成領域は、量産工程においても、フ
ンタクトホールが歩留り良く形成でき、しかもコンタク
ト抵抗等寄生抵抗が、ＴＩＰＴ特性に影響しない膜厚と
しているので、それら要因に影響されることなく、前述
したような、高性能なＴ、Ｆ Ｔ特性が得られる。
、動作半導体層のソース領域およびドレイン領域の少な
くともコンタクト形成領域は、量産工程においても、フ
ンタクトホールが歩留り良く形成でき、しかもコンタク
ト抵抗等寄生抵抗が、ＴＩＰＴ特性に影響しない膜厚と
しているので、それら要因に影響されることなく、前述
したような、高性能なＴ、Ｆ Ｔ特性が得られる。
以上述べたように本発明によれば、酸素あるいは窒素の
イオン打込みにより形成される絶縁層により動作半導体
層である非単結晶シリコン層の少なくともチャネル領域
の膜厚を薄くシ、フンタクトを形成するソース領域およ
びドレイン領域の膜厚は、チャネル領域より厚くすると
いうＴＰＴ構造にすることにより、しきい値電流値がＯ
〜３ｖと低くなり、オフ電流が１ピコアンペア以下、オ
ン電流も１０マイクロアンペア以上となり、オン／オフ
比でも７桁以上という、高性能なＴ’ＦＴ特性が得られ
る◎またＮチャネルＴＩＦＴだけでなくＰチャネルＴＮ
Ｔについても同様に高性能な特性が、バランス良く得ら
れるので、片チャネルのデバイスだけでなく、各種０Ｍ
Ｏ８構造のデバイスへの応用が可能となる。
イオン打込みにより形成される絶縁層により動作半導体
層である非単結晶シリコン層の少なくともチャネル領域
の膜厚を薄くシ、フンタクトを形成するソース領域およ
びドレイン領域の膜厚は、チャネル領域より厚くすると
いうＴＰＴ構造にすることにより、しきい値電流値がＯ
〜３ｖと低くなり、オフ電流が１ピコアンペア以下、オ
ン電流も１０マイクロアンペア以上となり、オン／オフ
比でも７桁以上という、高性能なＴ’ＦＴ特性が得られ
る◎またＮチャネルＴＩＦＴだけでなくＰチャネルＴＮ
Ｔについても同様に高性能な特性が、バランス良く得ら
れるので、片チャネルのデバイスだけでなく、各種０Ｍ
Ｏ８構造のデバイスへの応用が可能となる。
加えて構造上、少なくともフンタクトを形成するソース
領域およびドレイン領域の膜厚を厚くしているので、量
産工程を考慮した場合にも、歩留り良くフンタクトホー
ル形成が可能となり、良好なコンタクト特性を実現する
という効果を有する。
領域およびドレイン領域の膜厚を厚くしているので、量
産工程を考慮した場合にも、歩留り良くフンタクトホー
ル形成が可能となり、良好なコンタクト特性を実現する
という効果を有する。
第１図は本発明の薄膜トランジスタの構造の一実施例を
示す主要断面図。 第２図は従来の薄膜トランジスタの構造を示す主要断面
図。 第５図（α）〜（ｄ）は本発明の薄膜トランジスタを実
現するための製造工程図。 第４図は本発明の薄膜トランジスタの構造の一実施例を
示す主要断面図。 第５図は本発明の構造と従来の構造の薄膜トランジスタ
のトランジスタ特性を示す図◇１・・・絶縁基板 ２・・・イオン打込み絶縁層 ３・・・ソース領域およびドレイン領域４・・・チャネ
ル領域 ５・・・ゲート絶縁層６・・・ゲート電極
７・・一層間絶縁層８・・・ソース電極およびドレ
イン領域９・・・非単結晶シリコン層 １０・・−レジスト層 １１・・・酸素イオンビームあるいは窒素イオンビーム １２・・・不純物イオンビーム １３・・・マスク絶縁層 第１図 第２図 ０λン ｔ＆） 第３図 第４図
示す主要断面図。 第２図は従来の薄膜トランジスタの構造を示す主要断面
図。 第５図（α）〜（ｄ）は本発明の薄膜トランジスタを実
現するための製造工程図。 第４図は本発明の薄膜トランジスタの構造の一実施例を
示す主要断面図。 第５図は本発明の構造と従来の構造の薄膜トランジスタ
のトランジスタ特性を示す図◇１・・・絶縁基板 ２・・・イオン打込み絶縁層 ３・・・ソース領域およびドレイン領域４・・・チャネ
ル領域 ５・・・ゲート絶縁層６・・・ゲート電極
７・・一層間絶縁層８・・・ソース電極およびドレ
イン領域９・・・非単結晶シリコン層 １０・・−レジスト層 １１・・・酸素イオンビームあるいは窒素イオンビーム １２・・・不純物イオンビーム １３・・・マスク絶縁層 第１図 第２図 ０λン ｔ＆） 第３図 第４図
Claims (3)
- （１）絶縁基板上のシリコン層を、動作半導体層に用い
た薄膜トランジスタにおいて、前記シリコン層に形成さ
れる少なくともチャネル領域に、選択的イオン打込みに
より形成した絶縁層を有し局所的に、前記チャネル領域
のシリコン層膜厚を薄くした構造を特徴とする薄膜トラ
ンジスタ。 - （２）選択的イオン打込みにより形成した絶縁層が、前
記シリコンの酸化膜および窒化膜であることを特徴とす
る特許請求の範囲第１項記載の薄膜トランジスタ。 - （３）前記シリコン層に形成されるソース領域およびド
レイン領域と外部配線とのコンタクト形成領域の前記シ
リコン層の膜厚は、チャネル領域の膜厚より厚いことを
特徴とする特許請求の範囲第１項記載の薄膜トランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59221557A JPH0612826B2 (ja) | 1984-10-22 | 1984-10-22 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59221557A JPH0612826B2 (ja) | 1984-10-22 | 1984-10-22 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61100967A true JPS61100967A (ja) | 1986-05-19 |
| JPH0612826B2 JPH0612826B2 (ja) | 1994-02-16 |
Family
ID=16768586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59221557A Expired - Lifetime JPH0612826B2 (ja) | 1984-10-22 | 1984-10-22 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612826B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05136167A (ja) * | 1991-09-20 | 1993-06-01 | Mitsubishi Electric Corp | 薄膜トランジスタおよびその製造方法 |
| US5821563A (en) * | 1990-12-25 | 1998-10-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device free from reverse leakage and throw leakage |
| US6153910A (en) * | 1994-06-22 | 2000-11-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with nitrogen implanted channel region |
| US6214684B1 (en) * | 1995-09-29 | 2001-04-10 | Canon Kabushiki Kaisha | Method of forming a semiconductor device using an excimer laser to selectively form the gate insulator |
| US7253437B2 (en) | 1990-12-25 | 2007-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Display device having a thin film transistor |
-
1984
- 1984-10-22 JP JP59221557A patent/JPH0612826B2/ja not_active Expired - Lifetime
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5821563A (en) * | 1990-12-25 | 1998-10-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device free from reverse leakage and throw leakage |
| US6838698B1 (en) | 1990-12-25 | 2005-01-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having source/channel or drain/channel boundary regions |
| US7253437B2 (en) | 1990-12-25 | 2007-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Display device having a thin film transistor |
| US7375375B2 (en) | 1990-12-25 | 2008-05-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| JPH05136167A (ja) * | 1991-09-20 | 1993-06-01 | Mitsubishi Electric Corp | 薄膜トランジスタおよびその製造方法 |
| US5281828A (en) * | 1991-09-20 | 1994-01-25 | Mitsubishi Denki Kabushiki Kaisha | Thin film transistor with reduced leakage current |
| US5436184A (en) * | 1991-09-20 | 1995-07-25 | Mitsubishi Denki Kabushiki Kaisha | Thin film transistor and manufacturing method thereof |
| US6153910A (en) * | 1994-06-22 | 2000-11-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with nitrogen implanted channel region |
| US6380036B1 (en) | 1994-06-22 | 2002-04-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| US6214684B1 (en) * | 1995-09-29 | 2001-04-10 | Canon Kabushiki Kaisha | Method of forming a semiconductor device using an excimer laser to selectively form the gate insulator |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0612826B2 (ja) | 1994-02-16 |
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