JPS61105922A - 入力ラツチ回路 - Google Patents
入力ラツチ回路Info
- Publication number
- JPS61105922A JPS61105922A JP59226676A JP22667684A JPS61105922A JP S61105922 A JPS61105922 A JP S61105922A JP 59226676 A JP59226676 A JP 59226676A JP 22667684 A JP22667684 A JP 22667684A JP S61105922 A JPS61105922 A JP S61105922A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- gate
- latch circuit
- outputs
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータ等の入力ラッチ回路に関
し、特にその論理動作を保障する論理動作保障回路に関
する。
し、特にその論理動作を保障する論理動作保障回路に関
する。
第２図に示すように、マイクロコンピュータ（マイコン
）の論理回路は、周知の如く内部の転送ゲートＴＧに入
力されるとり込み信号としての同期クロックφによって
その論理動作の同期がとられている。この場合、入力Ｉ
には同期信号が入力される場合と、非同期信号が入力さ
れる場合とがあり、いずれの場合にも転送ゲートＴＧの
オン・オフに対応して信号は転送又は遮断される。非同
期信号が入力される場合とは割り込みが生じたようなと
きで、このときは同期クロックφによって非同期信号を
同期信号としてとり込んでいく。
）の論理回路は、周知の如く内部の転送ゲートＴＧに入
力されるとり込み信号としての同期クロックφによって
その論理動作の同期がとられている。この場合、入力Ｉ
には同期信号が入力される場合と、非同期信号が入力さ
れる場合とがあり、いずれの場合にも転送ゲートＴＧの
オン・オフに対応して信号は転送又は遮断される。非同
期信号が入力される場合とは割り込みが生じたようなと
きで、このときは同期クロックφによって非同期信号を
同期信号としてとり込んでいく。
同期、非同期に拘わらずとり込まれた信号は同期化され
増幅作用を有する入カラ・ンチ回路りによって不確定な
Ｈレベル又はＬレベルとならないようにして後段の処理
回路（図示せず）に送出される。
増幅作用を有する入カラ・ンチ回路りによって不確定な
Ｈレベル又はＬレベルとならないようにして後段の処理
回路（図示せず）に送出される。
この場合、ＬＳＩ回路としてこのような入力ラッチ回路
の動作試験を行うときは、入力は同期信号によって行わ
れており、非同期信号による試験は、テスター等で非同
期信号を入力することはできず、通常行われていない。
の動作試験を行うときは、入力は同期信号によって行わ
れており、非同期信号による試験は、テスター等で非同
期信号を入力することはできず、通常行われていない。
上記の構成にあっては、非同期信号の入力時に問題を生
ずることが多い。即ち、同期クロックφの立下りタイミ
ングと非同期信号の切替りとが重なった場合である。こ
の場合、従来、転送ゲートを通過する信号はＨレベルで
もなくＬレベルでもない中間レベルの信号として後段の
フリップフロップ回路によるラッチ回路りに入力され、
ラッチ回路では前述の如く、この中間レベルによるスパ
イクノイズ等によって後段に誤った信号を出力すること
がないように、明確なＨレベル又はＬレベル信号に増幅
して出力している。
ずることが多い。即ち、同期クロックφの立下りタイミ
ングと非同期信号の切替りとが重なった場合である。こ
の場合、従来、転送ゲートを通過する信号はＨレベルで
もなくＬレベルでもない中間レベルの信号として後段の
フリップフロップ回路によるラッチ回路りに入力され、
ラッチ回路では前述の如く、この中間レベルによるスパ
イクノイズ等によって後段に誤った信号を出力すること
がないように、明確なＨレベル又はＬレベル信号に増幅
して出力している。
しかしながら、このようなラッチ回路では特に中間レベ
ルのときには、正常に動作しているが否かに拘わらず信
号がＱ端子から出力されるために、ラッチ回路が例えば
不良であってもＱ出力だけを判断することにより正常と
見做してしまうことがある。しかもラッチ回路が正常動
作しているか否かの試験は非常に難しく、特に非同期信
号の入力時には困難であり、しかも前述の如く同期信号
の試験の場合にはラッチ回路が不良の場合でも中間レベ
ルでの確実なＨレベル又はＬレベルを得ることなく「正
常」と誤認することもありデバイスの信頼性上問題があ
った。
ルのときには、正常に動作しているが否かに拘わらず信
号がＱ端子から出力されるために、ラッチ回路が例えば
不良であってもＱ出力だけを判断することにより正常と
見做してしまうことがある。しかもラッチ回路が正常動
作しているか否かの試験は非常に難しく、特に非同期信
号の入力時には困難であり、しかも前述の如く同期信号
の試験の場合にはラッチ回路が不良の場合でも中間レベ
ルでの確実なＨレベル又はＬレベルを得ることなく「正
常」と誤認することもありデバイスの信頼性上問題があ
った。
本発明は、上述の問題点を解消するための論理動作保障
手段を提供することにあり、その手段は、入力ラッチ回
路において、該入力ラッチ回路の相補出力を入力とする
排他的論理和回路と、該排他的論理和回路の出力と該ラ
ッチ回路の出力とを受けるゲート回路とを設け、該ラッ
チ回路の両川力が相補関係にあるときのみ、該ラッチ回
路の出力が該ゲート回路を通過するようにしたことを特
徴とする。
手段を提供することにあり、その手段は、入力ラッチ回
路において、該入力ラッチ回路の相補出力を入力とする
排他的論理和回路と、該排他的論理和回路の出力と該ラ
ッチ回路の出力とを受けるゲート回路とを設け、該ラッ
チ回路の両川力が相補関係にあるときのみ、該ラッチ回
路の出力が該ゲート回路を通過するようにしたことを特
徴とする。
第１図は本発明による論理動作保障回路の一実施例回路
図である。第１図において、論理動作保障回路１はＮＡ
ＮＤゲー ト１１０Ｒゲート１２およびＡＮＤゲート１
３により構成される排他的論理和回路とＡＮＤゲートに
より構成され、ＮＡＮＤゲート１１の両方の入力および
ＯＲゲート１２の両方の入力は並列にラッチ回路りのＱ
および両出力に接続され、ＮＡＮＤゲー）１１およびＯ
Ｒゲート１２の出力はＡＮＤゲー１−１３の入力に接続
される。さらにＱ出力とＡＮＤゲート会１３の出力はＡ
ＮＤゲー）１４の入力に接続される。
図である。第１図において、論理動作保障回路１はＮＡ
ＮＤゲー ト１１０Ｒゲート１２およびＡＮＤゲート１
３により構成される排他的論理和回路とＡＮＤゲートに
より構成され、ＮＡＮＤゲート１１の両方の入力および
ＯＲゲート１２の両方の入力は並列にラッチ回路りのＱ
および両出力に接続され、ＮＡＮＤゲー）１１およびＯ
Ｒゲート１２の出力はＡＮＤゲー１−１３の入力に接続
される。さらにＱ出力とＡＮＤゲート会１３の出力はＡ
ＮＤゲー）１４の入力に接続される。
このような構成において、ラッチ回路りが正常動作をし
ているならば、そのＱ、Ｑ出力は相補関係にある１、０
又は０．１を出力しているはずであるから、排他的論理
和回路（Ｅ Ｘ ＯＲ）はこの場合にのみ１を出力する
ようにしておけばゲート１４を開き正しい出力を得るこ
とができる。即ち、保障回路１は排他的論理和回路とＡ
ＮＤゲートにより構成されているので、ラッチ回路りが
不良になってＱ、Ｑ−出力が共に１，１となったりある
いは０．ＯとなってもＥＸＯＲ回路は０を出力しＡＮＤ
ゲート１４は０を出力するのでクランプされ不良である
ことが検出される。従来は両出力までは考慮していなか
ったために例えば、不良となってＱ、Ｑ出力が１．１の
場合にはＱ出力の１のみが出力され、あたかも正常動作
しているが如き誤認を生じていた。同様に不良になって
Ｑ、Ｑ出力が０，０の場合にはＱ出力の０のみが出力さ
れるので同様に誤認が生じていた。
ているならば、そのＱ、Ｑ出力は相補関係にある１、０
又は０．１を出力しているはずであるから、排他的論理
和回路（Ｅ Ｘ ＯＲ）はこの場合にのみ１を出力する
ようにしておけばゲート１４を開き正しい出力を得るこ
とができる。即ち、保障回路１は排他的論理和回路とＡ
ＮＤゲートにより構成されているので、ラッチ回路りが
不良になってＱ、Ｑ−出力が共に１，１となったりある
いは０．ＯとなってもＥＸＯＲ回路は０を出力しＡＮＤ
ゲート１４は０を出力するのでクランプされ不良である
ことが検出される。従来は両出力までは考慮していなか
ったために例えば、不良となってＱ、Ｑ出力が１．１の
場合にはＱ出力の１のみが出力され、あたかも正常動作
しているが如き誤認を生じていた。同様に不良になって
Ｑ、Ｑ出力が０，０の場合にはＱ出力の０のみが出力さ
れるので同様に誤認が生じていた。
即ち、本発明の入力ラッチ回路はＱ、ζ出力が相補関係
にあるときのみ入力に対応したラッチ出力をし、Ｑ＝Ｑ
のときは入力の１．０にかかわず常に０を出力するもの
である。
にあるときのみ入力に対応したラッチ出力をし、Ｑ＝Ｑ
のときは入力の１．０にかかわず常に０を出力するもの
である。
このようにＥＸＯＲ回路とＡＮＤゲートからなる論理動
作保障回路を付加することによってＬＳＩ回路のテスタ
ーがＯを検出したときにはラッチ回路が不良であること
を検出することができる。
作保障回路を付加することによってＬＳＩ回路のテスタ
ーがＯを検出したときにはラッチ回路が不良であること
を検出することができる。
本発明による論理動作保障回路によってＬＳＩ回路の試
験の精度は向上しデバイスの信頼度が著しく向上する。
験の精度は向上しデバイスの信頼度が著しく向上する。
第１図は本発明による一実施例としての論理動作保障回
路を付加した入力ラッチ回路図、および第２図は従来の
入力ラッチ回路図である。 （符号の説明） １・・・論理動作保障回路、 １１・・・ＮＡＮＤゲート、 ｌ２・・・ＯＲゲート、 １３ 、１４・・・ＡＮＤゲート、 Ｌ・・・人カラソチ回路、 ＴＧ・・・転送ゲート。
路を付加した入力ラッチ回路図、および第２図は従来の
入力ラッチ回路図である。 （符号の説明） １・・・論理動作保障回路、 １１・・・ＮＡＮＤゲート、 ｌ２・・・ＯＲゲート、 １３ 、１４・・・ＡＮＤゲート、 Ｌ・・・人カラソチ回路、 ＴＧ・・・転送ゲート。
Claims (1)
- １、入力ラッチ回路において、該入力ラッチ回路の相補
出力を入力とする排他的論理和回路と、該排他的論理和
回路の出力と該ラッチ回路の出力とを受けるゲート回路
とを設け、該ラッチ回路の両出力が相補関係にあるとき
のみ、該ラッチ回路の出力が該ゲート回路を通過するよ
うにしたことを特徴とする入力ラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59226676A JPS61105922A (ja) | 1984-10-30 | 1984-10-30 | 入力ラツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59226676A JPS61105922A (ja) | 1984-10-30 | 1984-10-30 | 入力ラツチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61105922A true JPS61105922A (ja) | 1986-05-24 |
Family
ID=16848906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59226676A Pending JPS61105922A (ja) | 1984-10-30 | 1984-10-30 | 入力ラツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61105922A (ja) |
-
1984
- 1984-10-30 JP JP59226676A patent/JPS61105922A/ja active Pending
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