JPS6115373A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6115373A JPS6115373A JP59137659A JP13765984A JPS6115373A JP S6115373 A JPS6115373 A JP S6115373A JP 59137659 A JP59137659 A JP 59137659A JP 13765984 A JP13765984 A JP 13765984A JP S6115373 A JPS6115373 A JP S6115373A
- Authority
- JP
- Japan
- Prior art keywords
- mos
- oxide film
- gate oxide
- thickness
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/8314—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] the IGFETs characterised by having gate insulating layers with different properties
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ技術分野
この発明はＭＯＳ−ＩＣのゲート酸化膜の改良に関する
。
。
（ｂｌ従来技術とその欠点
従来のＭＯＳ−ＩＣの各ＭＯＳのゲート酸化膜は一律に
成長させていたために膜厚はすべてのＭＯＳにおいて同
一であった。一方、素子の微細化高速化の要求に伴いゲ
ート酸化膜の膜厚は益々薄くなりつつある。しかし、ゲ
ート酸化膜をある程度以上薄（すると、ＩＣの人出力ピ
ンに直接接続される入出力部ＭＯＳの静電破壊強度が大
きく低下してしまう。そこで、一般にはこの問題を解決
するために、第２図に示すように人出力部ＭＯＳ−Ａの
ゲートと電源間に保護ダイオードＤｌ。
成長させていたために膜厚はすべてのＭＯＳにおいて同
一であった。一方、素子の微細化高速化の要求に伴いゲ
ート酸化膜の膜厚は益々薄くなりつつある。しかし、ゲ
ート酸化膜をある程度以上薄（すると、ＩＣの人出力ピ
ンに直接接続される入出力部ＭＯＳの静電破壊強度が大
きく低下してしまう。そこで、一般にはこの問題を解決
するために、第２図に示すように人出力部ＭＯＳ−Ａの
ゲートと電源間に保護ダイオードＤｌ。
Ｄ２を接続し、また入出力ピンａとゲート間に保護抵抗
Ｒを介挿する等の手段をとっていた。しかしながら、こ
れらの保護素子にも限界があり、ゲート酸化膜の膜厚を
１００〜１５０Ａ’程度に薄くした場合にはそれらの保
護素子によるＭＯＳの静電破壊防止を完全に期待するこ
とができず、ＭＯＳ−Ｉ Ｃの信頼性を低下させる不都
合があった（Ｃ１発明の目的 この発明の目的は上記の欠点を解消し、入出力部ＭＯＳ
と内部回路部ＭＯＳとのゲート酸化膜の厚さを変えるこ
とで素子の微細化、高速化を実現するとともに、静電破
壊強度も十分となる半導体装置を提供することにある。
Ｒを介挿する等の手段をとっていた。しかしながら、こ
れらの保護素子にも限界があり、ゲート酸化膜の膜厚を
１００〜１５０Ａ’程度に薄くした場合にはそれらの保
護素子によるＭＯＳの静電破壊防止を完全に期待するこ
とができず、ＭＯＳ−Ｉ Ｃの信頼性を低下させる不都
合があった（Ｃ１発明の目的 この発明の目的は上記の欠点を解消し、入出力部ＭＯＳ
と内部回路部ＭＯＳとのゲート酸化膜の厚さを変えるこ
とで素子の微細化、高速化を実現するとともに、静電破
壊強度も十分となる半導体装置を提供することにある。
（ｄ）発明の構成および効果
この発明は、Ｍ、ＯＳ −Ｉ Ｃの入出力部ＭＯＳのゲ
ート酸化膜の厚さを十分な静電破壊強度を有するように
厚くし、内部回路部ＭＯＳのゲート酸化膜の厚さを前記
入出力部ＭＯＳのゲート酸化膜の厚さより十分薄くした
ことを特徴とする。
ート酸化膜の厚さを十分な静電破壊強度を有するように
厚くし、内部回路部ＭＯＳのゲート酸化膜の厚さを前記
入出力部ＭＯＳのゲート酸化膜の厚さより十分薄くした
ことを特徴とする。
上記のように構成することによってこの発明によれば、
人出力部ＭＯＳのゲート酸化膜の厚さが厚く、内部回路
部ＭＯＳのゲート酸化膜の厚さが薄いために内部回路部
の微細化、高速化を実現でき、さらに入出力部ＭＯＳの
ゲートの静電破壊強度を十分なものにできる。また、ゲ
ート酸化膜の厚さのコントロールはホトエソチッグ工程
で容易に行うことがで振るため、追加する工程も簡単な
ものとなり製造コストを大きく上昇させるということは
ない。
人出力部ＭＯＳのゲート酸化膜の厚さが厚く、内部回路
部ＭＯＳのゲート酸化膜の厚さが薄いために内部回路部
の微細化、高速化を実現でき、さらに入出力部ＭＯＳの
ゲートの静電破壊強度を十分なものにできる。また、ゲ
ート酸化膜の厚さのコントロールはホトエソチッグ工程
で容易に行うことがで振るため、追加する工程も簡単な
ものとなり製造コストを大きく上昇させるということは
ない。
ｔｅ＋実施例
第１図はこの発明に係るＭＯＳ−ＩＣのウェハ断面図で
あり、入出力部ＭＯＳ−Ａと内部回路部ＭＯＳ−Ｂを示
している。
あり、入出力部ＭＯＳ−Ａと内部回路部ＭＯＳ−Ｂを示
している。
図において、１．１′はＰ型基板３上に形成されたＮ゛
ソース拡散層であり、２．２”はＮ゛ トレイン拡散層
である。また４、４′は酸化ソリコンからなるゲート酸
化膜、５，５′はＡβ等の金属電極或いはシリコンケー
ト電極を示している。
ソース拡散層であり、２．２”はＮ゛ トレイン拡散層
である。また４、４′は酸化ソリコンからなるゲート酸
化膜、５，５′はＡβ等の金属電極或いはシリコンケー
ト電極を示している。
図示するように、入出力部ＭＯ５−Ａのゲート酸化膜４
の膜厚ｔは内部回路部ＭＯＳ＝Ｂのゲート酸化膜４′の
膜厚ｔ′よりも厚く形成されている。膜厚ｔは一例とし
て３００〜５００Ａ’程度に、また膜厚ｔ′は１００〜
１５０Ａ″に設定される。これらの膜厚の制御は前述の
ように簡単な工程を付加することによって行うことがで
きる。−例としてまずＭＯＳ−Ａ、Ｂの両方のケート酸
化膜を一様な厚さに形成し、次いでＭＯＳ−Ａの部分を
マスクしてＭＯＳ−Ｂに形成されているケート酸化膜を
エツチングし、続いてＭＯＳ−Ａ、Ｂのゲート部に酸化
膜を成長させる。これによって内部回路部ＭＯＳのゲー
ト酸化膜の）７さを人出力部ＭＯＳのゲート酸化膜の厚
さより十分に薄（することができる。
の膜厚ｔは内部回路部ＭＯＳ＝Ｂのゲート酸化膜４′の
膜厚ｔ′よりも厚く形成されている。膜厚ｔは一例とし
て３００〜５００Ａ’程度に、また膜厚ｔ′は１００〜
１５０Ａ″に設定される。これらの膜厚の制御は前述の
ように簡単な工程を付加することによって行うことがで
きる。−例としてまずＭＯＳ−Ａ、Ｂの両方のケート酸
化膜を一様な厚さに形成し、次いでＭＯＳ−Ａの部分を
マスクしてＭＯＳ−Ｂに形成されているケート酸化膜を
エツチングし、続いてＭＯＳ−Ａ、Ｂのゲート部に酸化
膜を成長させる。これによって内部回路部ＭＯＳのゲー
ト酸化膜の）７さを人出力部ＭＯＳのゲート酸化膜の厚
さより十分に薄（することができる。
第１図はこの発明に係るＭＯＳ−ＩＣのウェハ断面図で
ある。また第２図はＭＯＳ−ＩＣの要部回路図である。 Ａ−人出力部ＭＯＳ，Ｂ−内部回路部ＭＯＳ４，４′−
ゲート酸化膜。
ある。また第２図はＭＯＳ−ＩＣの要部回路図である。 Ａ−人出力部ＭＯＳ，Ｂ−内部回路部ＭＯＳ４，４′−
ゲート酸化膜。
Claims (1)
- （１）ＭＯＳ−ＩＣの入出力部ＭＯＳのゲート酸化膜の
厚さを十分な静電破壊強度を有するように厚くし、内部
回路部ＭＯＳのゲート酸化膜の厚さを前記入出力部ＭＯ
Ｓのゲート酸化膜の厚さより十分薄くしたことを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59137659A JPS6115373A (ja) | 1984-07-02 | 1984-07-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59137659A JPS6115373A (ja) | 1984-07-02 | 1984-07-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6115373A true JPS6115373A (ja) | 1986-01-23 |
Family
ID=15203809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59137659A Pending JPS6115373A (ja) | 1984-07-02 | 1984-07-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6115373A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5285095A (en) * | 1991-06-13 | 1994-02-08 | Nec Corporation | Semiconductor integrated circuit with input protective transistor effective against electric surge |
| US5349227A (en) * | 1991-10-25 | 1994-09-20 | Nec Corporation | Semiconductor input protective device against external surge voltage |
| US6078083A (en) * | 1994-05-16 | 2000-06-20 | Texas Instruments Incorporated | ESD protection circuit for dual 3V/5V supply devices using single thickness gate oxides |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56162861A (en) * | 1980-05-20 | 1981-12-15 | Nec Corp | Semiconductor integrated circuit device |
-
1984
- 1984-07-02 JP JP59137659A patent/JPS6115373A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56162861A (en) * | 1980-05-20 | 1981-12-15 | Nec Corp | Semiconductor integrated circuit device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5285095A (en) * | 1991-06-13 | 1994-02-08 | Nec Corporation | Semiconductor integrated circuit with input protective transistor effective against electric surge |
| US5349227A (en) * | 1991-10-25 | 1994-09-20 | Nec Corporation | Semiconductor input protective device against external surge voltage |
| US6078083A (en) * | 1994-05-16 | 2000-06-20 | Texas Instruments Incorporated | ESD protection circuit for dual 3V/5V supply devices using single thickness gate oxides |
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