JPS6116543A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS6116543A JPS6116543A JP59137606A JP13760684A JPS6116543A JP S6116543 A JPS6116543 A JP S6116543A JP 59137606 A JP59137606 A JP 59137606A JP 13760684 A JP13760684 A JP 13760684A JP S6116543 A JPS6116543 A JP S6116543A
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- Japan
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- substrate
- film
- semiconductor
- insulating
- layer
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- Pending
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P90/00—Preparation of wafers not covered by a single main group of this subclass, e.g. wafer reinforcement
- H10P90/19—Preparing inhomogeneous wafers
- H10P90/1904—Preparing vertically inhomogeneous wafers
- H10P90/1906—Preparing SOI wafers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/061—Manufacture or treatment using SOI processes together with lateral isolation, e.g. combinations of SOI and shallow trench isolations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/181—Semiconductor-on-insulator [SOI] isolation regions, e.g. buried oxide regions of SOI wafers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/041—Manufacture or treatment of isolation regions comprising polycrystalline semiconductor materials
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/40—Isolation regions comprising polycrystalline semiconductor materials
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は誘電体で分離された集積回路の構造を有する半
導体装置およびその製造方法に関するものである。
導体装置およびその製造方法に関するものである。
従来この種の半導体およびその製造方法としてサファイ
ア（ｋｉｔｅｓ ）またはスピネル（ＭｇＡｌｔＯ＋
）等の絶縁物上に単結晶シリコンをエピタキシャル成長
させ、そのエピタキシャル層に素子を形成する製造方法
で形成された半導体装置がある。しかし、サファイアま
たはスピネル上にエピタキシャル成長されたシリコン単
結晶の結晶性が悪いため。
ア（ｋｉｔｅｓ ）またはスピネル（ＭｇＡｌｔＯ＋
）等の絶縁物上に単結晶シリコンをエピタキシャル成長
させ、そのエピタキシャル層に素子を形成する製造方法
で形成された半導体装置がある。しかし、サファイアま
たはスピネル上にエピタキシャル成長されたシリコン単
結晶の結晶性が悪いため。
サファイアまたはスピネルとシリコンとの界面に大きな
リーク電流が流れて、消費電力が予想外に大きくなった
り、移動度が半導体単結晶基板のそれより低いため、予
想はどには高速にならない、あるいはへテロエピタキシ
ャル成長をさせるため歩留りが悪いという欠点がありし
かも大面積に高品質な結晶が得られない欠点がある。
リーク電流が流れて、消費電力が予想外に大きくなった
り、移動度が半導体単結晶基板のそれより低いため、予
想はどには高速にならない、あるいはへテロエピタキシ
ャル成長をさせるため歩留りが悪いという欠点がありし
かも大面積に高品質な結晶が得られない欠点がある。
本発明はこれらの欠点を除去せしめて、絶縁体上に結晶
性良好なデバイスを大面積にわたって均一に歩留り良く
得ることを目的としている。
性良好なデバイスを大面積にわたって均一に歩留り良く
得ることを目的としている。
本発明によれば、絶縁膜で被膜された分離溝を有する半
導体素子が形成された層が絶縁性の高分子材料からなる
接着剤を介して、支持基板上に設けられて込ることを特
徴とする半導体装置であ夛。
導体素子が形成された層が絶縁性の高分子材料からなる
接着剤を介して、支持基板上に設けられて込ることを特
徴とする半導体装置であ夛。
半導体基板上に制御された寸法と深さを有し、少なくと
も基板との間に絶縁層を備えた素子分離領域を設け、溝
間の半導体部分に所望の素子を形成した後、前記素子形
成面を接着剤で保持基板に接着し、前記絶縁膜で被われ
た溝が露出するまで前記半導体基板を裏面から研摩しな
がら除去し、除去した面を絶縁性の高分子材料からなる
接着剤を介して、支持基板に固定した後保持基板を除去
することを特徴とする半導体装置の製造方法が得られる
。
も基板との間に絶縁層を備えた素子分離領域を設け、溝
間の半導体部分に所望の素子を形成した後、前記素子形
成面を接着剤で保持基板に接着し、前記絶縁膜で被われ
た溝が露出するまで前記半導体基板を裏面から研摩しな
がら除去し、除去した面を絶縁性の高分子材料からなる
接着剤を介して、支持基板に固定した後保持基板を除去
することを特徴とする半導体装置の製造方法が得られる
。
〔実施例〕
次に図面に基づき本発明の半導体装置およびその製造方
法の一実施例について説明する。
法の一実施例について説明する。
第６図は本発明によって得られた半導体装置を示し、第
１図〜第６図はその製造方法を示す。
１図〜第６図はその製造方法を示す。
第１図から図に従って、第６図に示す半導体装置を得る
方法を説明する。シリコン単結晶基板１０表面九二酸化
シリコン膜２を形成しこの５ｉｏｔ膜２を写真食刻法特
にドライエツチング等の微細加工技術を用いて、上記Ｓ
ｉＯ，膜２を除去し、残りの部分のＳｉＱ、膜２をマ
スクとして第１図に示すごとく基板に所望の深さと垂直
形状を有する溝３をドライエツチング法によυ形成する
。この溝は半導体素子の分離領域となるため、分離溝幅
を微細にするほど、素子の集積度は向上する。
方法を説明する。シリコン単結晶基板１０表面九二酸化
シリコン膜２を形成しこの５ｉｏｔ膜２を写真食刻法特
にドライエツチング等の微細加工技術を用いて、上記Ｓ
ｉＯ，膜２を除去し、残りの部分のＳｉＱ、膜２をマ
スクとして第１図に示すごとく基板に所望の深さと垂直
形状を有する溝３をドライエツチング法によυ形成する
。この溝は半導体素子の分離領域となるため、分離溝幅
を微細にするほど、素子の集積度は向上する。
次に、上記マスクとして用いたＳ ｉｏｔ膜２を除去し
て、再度二酸化シリコン膜２ａとシリコン窒化膜２ｂを
基板全面に形成する。かかる図を第２図に示す。
て、再度二酸化シリコン膜２ａとシリコン窒化膜２ｂを
基板全面に形成する。かかる図を第２図に示す。
次に多結晶シリコン４を気相成長法によ勺、分離溝３の
深さ以上の厚みに成長させて、分離溝３を埋め５通常の
ボリシング法等により表面を平坦にし、その後シリコン
窒化膜２ｂをマスクとして。
深さ以上の厚みに成長させて、分離溝３を埋め５通常の
ボリシング法等により表面を平坦にし、その後シリコン
窒化膜２ｂをマスクとして。
熱酸化を施すことによシ１分離溝内に埋め込まれた多結
晶シリコン４の表面のみに酸化膜２ｃが形成される。
晶シリコン４の表面のみに酸化膜２ｃが形成される。
次に素子形成工程に入る。第３図に続いて、溝３の中身
外のシリコン窒化膜２ｂと酸化膜２ａを除去した後、改
めて、所望の厚さのゲート酸化膜５を熱酸化法で形成し
１次に多結晶シリコンでゲート電極７を形成する。ゲー
ト電極７をマスクにして、イオン注入法により、ソース
・ドレイン領域８を形成し、その後層間絶縁膜９をＣＶ
Ｄ法で堆積した後、コンタクトホールを形成し、アルミ
配線１０を形成すると第４図が得られ、ＭＯ８集積回路
の素子が形成できる。
外のシリコン窒化膜２ｂと酸化膜２ａを除去した後、改
めて、所望の厚さのゲート酸化膜５を熱酸化法で形成し
１次に多結晶シリコンでゲート電極７を形成する。ゲー
ト電極７をマスクにして、イオン注入法により、ソース
・ドレイン領域８を形成し、その後層間絶縁膜９をＣＶ
Ｄ法で堆積した後、コンタクトホールを形成し、アルミ
配線１０を形成すると第４図が得られ、ＭＯ８集積回路
の素子が形成できる。
次に素子形成面とシリコンウェハ等の保持基板１２を接
着剤１４で接着し、素子形成層を除く半導体基板１をメ
カノケミカルボリジングで除去する。
着剤１４で接着し、素子形成層を除く半導体基板１をメ
カノケミカルボリジングで除去する。
このポリシングでは砥粒としてコロイダルシリカを用い
、化学液として有機アミンを用いているため分離溝３を
被覆している二酸化シリコン２ａはシリコン基板よりも
加工速度がかなシ小さいためポリシング加工を溝の深さ
で止めることができ、素子形成層を容易に残すことがで
きる。かかる図を第５図に示す。
、化学液として有機アミンを用いているため分離溝３を
被覆している二酸化シリコン２ａはシリコン基板よりも
加工速度がかなシ小さいためポリシング加工を溝の深さ
で止めることができ、素子形成層を容易に残すことがで
きる。かかる図を第５図に示す。
次に素子形成層を絶縁性の高分子材料、例えばエポキシ
またはポリイミドからなる接着層１５でシリコンウェハ
や石英ガラスなどの支持基板１６に接着固定し、保持基
板１２を研摩もしくはエツチングによって除去ししかる
後、適切な浴剤たとえは塩化メチレンやトリクロルエチ
レンを用いて、接着剤１４を除去する。かかる図を第６
図に示す。
またはポリイミドからなる接着層１５でシリコンウェハ
や石英ガラスなどの支持基板１６に接着固定し、保持基
板１２を研摩もしくはエツチングによって除去ししかる
後、適切な浴剤たとえは塩化メチレンやトリクロルエチ
レンを用いて、接着剤１４を除去する。かかる図を第６
図に示す。
以上詳細に説明したように、本発明によれば、良好な結
晶性を有する半導体層を容易に絶縁体上 ゛に形
成することができ、素子の特性向上をはかることができ
る。また、素子形成層の厚みは、分離溝の深さにより自
在に変えることができる。
晶性を有する半導体層を容易に絶縁体上 ゛に形
成することができ、素子の特性向上をはかることができ
る。また、素子形成層の厚みは、分離溝の深さにより自
在に変えることができる。
また、実施例にお−て、接着剤１４にエポキシ系を用い
たが熱可塑性の接着剤例えばボリアミド系を用いれば、
加熱するだけで保持基板１２を除去することができ、実
施例におけるように研摩による除去をしなくてもよく、
石英ガラス基板などを保持基板として使える。
たが熱可塑性の接着剤例えばボリアミド系を用いれば、
加熱するだけで保持基板１２を除去することができ、実
施例におけるように研摩による除去をしなくてもよく、
石英ガラス基板などを保持基板として使える。
また、実施例において、接着層として、エポキシ系また
はポリイミド系接着剤を用いたが他Ｋ、シリコーン系お
よびポリエステル系等を用いてもより０ また、実施例において、ＭＯ８集積回路の形成を例にあ
げたが、バイポーラ型集積回路祷類の素子につ込ても同
様に作ることができる。さらＫ、実施列ではシリコン基
板について述べたが、他の半導体単結晶基板Ｊ列えば砒
化ガリウムやインジウムリンについても本発明を用いる
ことができる。
はポリイミド系接着剤を用いたが他Ｋ、シリコーン系お
よびポリエステル系等を用いてもより０ また、実施例において、ＭＯ８集積回路の形成を例にあ
げたが、バイポーラ型集積回路祷類の素子につ込ても同
様に作ることができる。さらＫ、実施列ではシリコン基
板について述べたが、他の半導体単結晶基板Ｊ列えば砒
化ガリウムやインジウムリンについても本発明を用いる
ことができる。
また素子分離法としてはＬＯＣＯ３法やその変形など絶
縁物で素子分離する方法であれば用することができる。
縁物で素子分離する方法であれば用することができる。
従来の方法では絶縁物上に単結晶半導体を成長し、素子
を形成するのに対し１本発明の方法は結晶性の良好な半
導体基板上に素子を形成した後で、絶縁物を介して、支
持基板に接着することによって、寄生容量が非常に小さ
いという５ＯＩ（Ｓｉｌｉｃｏｎｏｎ １ｎｓｕｌａｔ
ｏｒ ）構造の利点をそのまま維持しながら従来のＳＯ
Ｉ構造のリーク電流、移動度等の結晶性の悪さからくる
欠点を改善することができ、素子の低消費電力化、高速
動作集積度の向上等と、そのような素子を大面積に歩留
り良く得ることができる。
を形成するのに対し１本発明の方法は結晶性の良好な半
導体基板上に素子を形成した後で、絶縁物を介して、支
持基板に接着することによって、寄生容量が非常に小さ
いという５ＯＩ（Ｓｉｌｉｃｏｎｏｎ １ｎｓｕｌａｔ
ｏｒ ）構造の利点をそのまま維持しながら従来のＳＯ
Ｉ構造のリーク電流、移動度等の結晶性の悪さからくる
欠点を改善することができ、素子の低消費電力化、高速
動作集積度の向上等と、そのような素子を大面積に歩留
り良く得ることができる。
第１図〜第６図は本発明の方法による半導体装置の製造
方法および第６図は半導体装置を説明するための半導体
基板の模式的断面図である。 １・・単結晶シリコン基板。 ２．２ａ、２ｃ・・二酸化シリコン膜。 ２ｂ ・シリコン窒化膜。 ３・・・溝、 ４・・・多結晶シリコン。 ５・・・ゲート酸化膜、 ７・・・ゲート電極。 ８・・・ソース・ドレイン領域。 ９・・・層間絶縁膜、 １０・・アルミ配線。 １２・・・保持基板、 １４・接着剤。 １５ 高分子材料の接着剤。 １６・支持基板 手続補正書（自発） ６０．１０、−１ 昭和 年 月 日 画
方法および第６図は半導体装置を説明するための半導体
基板の模式的断面図である。 １・・単結晶シリコン基板。 ２．２ａ、２ｃ・・二酸化シリコン膜。 ２ｂ ・シリコン窒化膜。 ３・・・溝、 ４・・・多結晶シリコン。 ５・・・ゲート酸化膜、 ７・・・ゲート電極。 ８・・・ソース・ドレイン領域。 ９・・・層間絶縁膜、 １０・・アルミ配線。 １２・・・保持基板、 １４・接着剤。 １５ 高分子材料の接着剤。 １６・支持基板 手続補正書（自発） ６０．１０、−１ 昭和 年 月 日 画
Claims (1)
- 【特許請求の範囲】 １、絶縁膜で被膜された分離溝を有する半導体素子が形
成された層と支持基板とを備え、その間に絶縁性の高分
子材料からなる接着剤の層が設けられていることを特徴
とする半導体装置。 ２、半導体単結晶基板上に制御された寸法と深さを有し
少なくとも基板との間に絶縁層を備えた素子分離領域を
設け、半導体部分に素子を形成した後、前記半導体形成
面を接着剤で保持基板に接着し、前記絶縁膜で被われた
溝が露出するまで、前記半導体基板を裏面から研摩しな
がら除去し、除去した面を絶縁性の高分子材料からなる
接着剤を介して、支持基板に固定した後、前記保持基板
を除去することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59137606A JPS6116543A (ja) | 1984-07-03 | 1984-07-03 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59137606A JPS6116543A (ja) | 1984-07-03 | 1984-07-03 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6116543A true JPS6116543A (ja) | 1986-01-24 |
Family
ID=15202618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59137606A Pending JPS6116543A (ja) | 1984-07-03 | 1984-07-03 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6116543A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62203364A (ja) * | 1986-03-03 | 1987-09-08 | Nec Corp | 半導体装置の製造方法 |
| US5705440A (en) * | 1995-09-13 | 1998-01-06 | Samsung Electronics Co., Ltd. | Methods of fabricating integrated circuit field effect transistors having reduced-area device isolation regions |
| EP3685431A1 (fr) * | 2017-09-19 | 2020-07-29 | Commissariat à l'Energie Atomique et aux Energies Alternatives | Circuit électronique comprenant des tranchées d'isolation électrique |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58223344A (ja) * | 1982-06-22 | 1983-12-24 | Nec Corp | 半導体装置用基板の製造方法 |
-
1984
- 1984-07-03 JP JP59137606A patent/JPS6116543A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58223344A (ja) * | 1982-06-22 | 1983-12-24 | Nec Corp | 半導体装置用基板の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62203364A (ja) * | 1986-03-03 | 1987-09-08 | Nec Corp | 半導体装置の製造方法 |
| US5705440A (en) * | 1995-09-13 | 1998-01-06 | Samsung Electronics Co., Ltd. | Methods of fabricating integrated circuit field effect transistors having reduced-area device isolation regions |
| EP3685431A1 (fr) * | 2017-09-19 | 2020-07-29 | Commissariat à l'Energie Atomique et aux Energies Alternatives | Circuit électronique comprenant des tranchées d'isolation électrique |
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