JPS61220506A - Ｃ・ｍｏｓ型電流増幅回路 - Google Patents
Ｃ・ｍｏｓ型電流増幅回路Info
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- JPS61220506A JPS61220506A JP60061455A JP6145585A JPS61220506A JP S61220506 A JPS61220506 A JP S61220506A JP 60061455 A JP60061455 A JP 60061455A JP 6145585 A JP6145585 A JP 6145585A JP S61220506 A JPS61220506 A JP S61220506A
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- 238000003199 nucleic acid amplification method Methods 0.000 claims description 9
- 230000001052 transient effect Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
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- 229910052782 aluminium Inorganic materials 0.000 description 1
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は特に集積回路化された０−Ｍ２Ｓ（相補型ＭＯ
Ｓ）ＬＳＩにおいて、負荷駆動用の出力段として形成さ
れる０・ＭＯ３型電流増幅器に関する。
Ｓ）ＬＳＩにおいて、負荷駆動用の出力段として形成さ
れる０・ＭＯ３型電流増幅器に関する。
本発明は前記０・ＭＯＳ型電流増幅器において、インバ
ータとして構成された複数組の０−Ｍ２Ｓ−ＦＥＴペア
を任意に選択し、選択したペアのゲート入力端子及びド
レイ／出力端子を共通化することで、駆動される負荷の
重さにより、出力段の電流増幅器の駆動能力を変え、出
力信号の過渡状態で発生ずる高θＭ波雑音を抑えるよう
にしたものである。
ータとして構成された複数組の０−Ｍ２Ｓ−ＦＥＴペア
を任意に選択し、選択したペアのゲート入力端子及びド
レイ／出力端子を共通化することで、駆動される負荷の
重さにより、出力段の電流増幅器の駆動能力を変え、出
力信号の過渡状態で発生ずる高θＭ波雑音を抑えるよう
にしたものである。
従来のＣ−ＭｏＳ−Ｌ１２工において用いられている出
力段の電流増幅器を第２図に示す。２０６はＰチャネル
・トランジスタ、２０４はＮチャネル・トランジスタで
あり、それぞれのゲート端子は共通接続され、端子２０
１で信号を受け、それぞれのドレイン端子は共通接続さ
れ、出力端子２０５に接続されている。２０６は負荷容
量（容鼠値ＣＬ）である。このような電流増幅回路では
、第５図２０１Ｇこ示ず入力信号で、２０５に示す出力
信号が得られるが、電流増幅器であるために、負荷容量
２０６の大きさによっては、６０１のようなオーバー、
シュートをきたし、これにより高調波雑音を発生ずる。
力段の電流増幅器を第２図に示す。２０６はＰチャネル
・トランジスタ、２０４はＮチャネル・トランジスタで
あり、それぞれのゲート端子は共通接続され、端子２０
１で信号を受け、それぞれのドレイン端子は共通接続さ
れ、出力端子２０５に接続されている。２０６は負荷容
量（容鼠値ＣＬ）である。このような電流増幅回路では
、第５図２０１Ｇこ示ず入力信号で、２０５に示す出力
信号が得られるが、電流増幅器であるために、負荷容量
２０６の大きさによっては、６０１のようなオーバー、
シュートをきたし、これにより高調波雑音を発生ずる。
〔発明が解決しようとする問題点及び目的〕ところが前
記のような電流増幅器では、負荷台ｉｉｔの値によって
は高調波雑音が発生し、外部あるいは内部の回路Ｑこ対
して支障をきたす。例えば、第２図で２０５あるいは２
０４のトランジスタのＯＮ抵抗をＲＯＮとすれば、ＲＯ
ＮとＯＬは積分回路を構成し、そのカット、オフ周波数
は ｆ ｃ ＝ １ ／ ２π、へπ１五７となり、１０以
上の周波数の信号については、約６ｄＢ／オクターブの
割合で減衰してゆく。ここで、負荷容量が小さくなった
場合を想定すると、それに反比例してｆｃは小さくなる
ため、高周波帯での減衰度は小さくなるため、高調波雑
音を有効に抑えることができない。
記のような電流増幅器では、負荷台ｉｉｔの値によって
は高調波雑音が発生し、外部あるいは内部の回路Ｑこ対
して支障をきたす。例えば、第２図で２０５あるいは２
０４のトランジスタのＯＮ抵抗をＲＯＮとすれば、ＲＯ
ＮとＯＬは積分回路を構成し、そのカット、オフ周波数
は ｆ ｃ ＝ １ ／ ２π、へπ１五７となり、１０以
上の周波数の信号については、約６ｄＢ／オクターブの
割合で減衰してゆく。ここで、負荷容量が小さくなった
場合を想定すると、それに反比例してｆｃは小さくなる
ため、高周波帯での減衰度は小さくなるため、高調波雑
音を有効に抑えることができない。
本発明は上記従来技術の欠点に軽み、負荷容量の変動に
対しても、出力電流増幅回路で発生ずる高調波雑音を有
効に抑える電流増幅回路を提供することを目的とする。
対しても、出力電流増幅回路で発生ずる高調波雑音を有
効に抑える電流増幅回路を提供することを目的とする。
本発明のＣ！−ＭＯＳ型電流増幅回路は、チャネルｎ’
ｔ＆が種々で、インバータ回路を形成する複数（１組）
の０−ＭｏＳ・ＦＥＴペアと、その複数のＦＥＴペアの
任意の組を選択し、途択されたＣ・ＭｏＳ−ＦＥＴペア
の共通ゲート端子を共通に接続し、共通ドレイン端子を
共通に接続して、複数のインバータを並列（こ接続する
手段を有することを特徴とする。
ｔ＆が種々で、インバータ回路を形成する複数（１組）
の０−ＭｏＳ・ＦＥＴペアと、その複数のＦＥＴペアの
任意の組を選択し、途択されたＣ・ＭｏＳ−ＦＥＴペア
の共通ゲート端子を共通に接続し、共通ドレイン端子を
共通に接続して、複数のインバータを並列（こ接続する
手段を有することを特徴とする。
上記のように構成された０−ＭｏＳ型電流増幅器におい
ては、 （１）チャネル幅が異なり、インバータ回路を形成する
複数の０−ＭｏＳ−ＦＥＴペアから、負荷容量の大きさ
により、任意のペアを選択し、ゲート端子及びドレイン
端子を共通に接続することで、負荷容量を駆動でき、電
流増幅回路で発生する高調波雑音を抑えた電流増幅回路
を実現することができる。
ては、 （１）チャネル幅が異なり、インバータ回路を形成する
複数の０−ＭｏＳ−ＦＥＴペアから、負荷容量の大きさ
により、任意のペアを選択し、ゲート端子及びドレイン
端子を共通に接続することで、負荷容量を駆動でき、電
流増幅回路で発生する高調波雑音を抑えた電流増幅回路
を実現することができる。
以下、本発明の実施例を図面に基づき説明する第１図は
本発明による電流増幅回路図である。
本発明による電流増幅回路図である。
１０１は入力端子である。１０２〜１０４は入力端子（
ＥＪＪ＆こ設けられ、１０８〜１１０のｎ個のインバー
タのいずれかを選択するｎ個の選択手段であり、選択さ
れたインバータは、そのゲート端子が１０１の入力端子
と接続される。１０５〜１０７は出力端子側に設けられ
、１０８〜１１０のｎ個のインバータのいずれかを選択
するｎ個の選択手段であり、選択されたインバータは、
そのドレイン端子が１１１の出力端子と接続される。１
０８〜１１０はｎ個のインバータであり、その基本的構
成は第２図での２０３のＰチャネル・トランジスタ、２
０４のＮチャネル・トランジる夕からなるインバータと
同一である。出力端子１１１には負荷容量１１２が接続
されている。
ＥＪＪ＆こ設けられ、１０８〜１１０のｎ個のインバー
タのいずれかを選択するｎ個の選択手段であり、選択さ
れたインバータは、そのゲート端子が１０１の入力端子
と接続される。１０５〜１０７は出力端子側に設けられ
、１０８〜１１０のｎ個のインバータのいずれかを選択
するｎ個の選択手段であり、選択されたインバータは、
そのドレイン端子が１１１の出力端子と接続される。１
０８〜１１０はｎ個のインバータであり、その基本的構
成は第２図での２０３のＰチャネル・トランジスタ、２
０４のＮチャネル・トランジる夕からなるインバータと
同一である。出力端子１１１には負荷容量１１２が接続
されている。
１０８〜１１０のインバータでに番目の０・ＭｏＳ−？
Ｆ！Ｔペアについて、そのインバータの過渡状態（第３
図の時間ｔ。Ｉｔｌの状態）、入力が１０」から「１」
へ遷移する状態を考える。Ｐチャネル・トランジスタ（
チャネル長Ｚｐｋ ）につイテ着目すると、ＶＣ）８−
ＶＴＰ≧Ｖｏａ （ここでｖｏｓ：ゲート−ソース間
電圧、ＶＤ８！ ドレインーソース間′屯圧、 ■Ｔｐ
： ＰチャネルＭＯ３−１１’ＥＴの閾値電圧）であ
るので、トランジスタは飽和領域で動作しているといえ
る。したがってドレイン−ソース間電流工ｏｓｊＪ ここで １７Ｐ：Ｐチャネル・トランジスタのキャリア
の移りリノ度 Ｌ−チャネル長 Ｃｏｘ−シリコン基板と金属ゲート間の容量 となる。したがって、このトランジスタの出力抵抗は となる。
Ｆ！Ｔペアについて、そのインバータの過渡状態（第３
図の時間ｔ。Ｉｔｌの状態）、入力が１０」から「１」
へ遷移する状態を考える。Ｐチャネル・トランジスタ（
チャネル長Ｚｐｋ ）につイテ着目すると、ＶＣ）８−
ＶＴＰ≧Ｖｏａ （ここでｖｏｓ：ゲート−ソース間
電圧、ＶＤ８！ ドレインーソース間′屯圧、 ■Ｔｐ
： ＰチャネルＭＯ３−１１’ＥＴの閾値電圧）であ
るので、トランジスタは飽和領域で動作しているといえ
る。したがってドレイン−ソース間電流工ｏｓｊＪ ここで １７Ｐ：Ｐチャネル・トランジスタのキャリア
の移りリノ度 Ｌ−チャネル長 Ｃｏｘ−シリコン基板と金属ゲート間の容量 となる。したがって、このトランジスタの出力抵抗は となる。
同様に過渡状態でのＮチャネル・トランジスタの出力抵
抗は ここで μＮ ＝ Ｎチャネル・トランジスタのキャリアの移動
度 ｚＮｋ＝ Ｎチャネル・トランジスタのチャネル幅 ＶＴＲ＝Ｎチャネル・トランジスタの閾値電圧 となる。したがってインバータとしての出力抵抗は で表わされる。
抗は ここで μＮ ＝ Ｎチャネル・トランジスタのキャリアの移動
度 ｚＮｋ＝ Ｎチャネル・トランジスタのチャネル幅 ＶＴＲ＝Ｎチャネル・トランジスタの閾値電圧 となる。したがってインバータとしての出力抵抗は で表わされる。
■、■、■よりわかるように、ｒｋはＺｐｋ 。
ＺＮｋの関数として表わされ、ｚｐＡ： 、 ｚＮｋが
大でｒｋは小、ｚｐｋ 、 ｚＮｋが小でｒｋ は大と
変化することが知れる。
大でｒｋは小、ｚｐｋ 、 ｚＮｋが小でｒｋ は大と
変化することが知れる。
以上のことから、第２図で１０８（ゲート長ＩＪＺＰＩ
、 ＺＮＩ 、出力抵抗ｒｔ）、１０９（ゲート長は
ＺＰ２ 、 ＺＮ２ 、出力抵抗ｒ２） ｅ ”’ 、
１１０ （ゲート長はＺＰｎ 、 ＺＮｍ 、出力抵
抗ｒ ？Ｌ ）のインパークを選択手段１０２〜１０７
で任意に選択し、並列に組み合わせることで、電流増幅
器全体の過渡状態における出力抵抗を最大ｒｍ（ｒｍは
ｒ１〜ｒｍの中での最大抵抗値、すなわちＰチャネル。
、 ＺＮＩ 、出力抵抗ｒｔ）、１０９（ゲート長は
ＺＰ２ 、 ＺＮ２ 、出力抵抗ｒ２） ｅ ”’ 、
１１０ （ゲート長はＺＰｎ 、 ＺＮｍ 、出力抵
抗ｒ ？Ｌ ）のインパークを選択手段１０２〜１０７
で任意に選択し、並列に組み合わせることで、電流増幅
器全体の過渡状態における出力抵抗を最大ｒｍ（ｒｍは
ｒ１〜ｒｍの中での最大抵抗値、すなわちＰチャネル。
Ｎ チャネル各トランジスタのチャネル幅が最小のきる
。
。
次に１０２〜１０７の選択手段について説明する。
その第一の例を第４図に説明する。第４図は入出力（こ
選択手段を含んだ、第１図１０８〜１１０のインバータ
の中の一個を示している。４０２゜４０５．４０４は選
択手段として動作するＣ−ＭＯＳ−ＦＥＴで構成された
アナログ・スイッチである。これらのアナログ・スイッ
チの制御信号は端子４０１から入力される。４０５のイ
ンバータではその制御信号の反転信号を形成する。かか
る回路構成においては、制御信号端子４０１に「０」が
入力された場合、各アナログ・スイッチは４０２がＯＮ
、４０３，４０４がＯＦＦされ、４０６のインバータは
端子１０１−出力端子１１１間からはずされる。制御信
号端子４０１１−ＩＪが入力された場合には、各アナロ
グ・スイッチは４０２が０ＦＩＰ、４０３，４０４がＯ
Ｎされ、４０６のインバータは端子１０１−出力端子１
１１間に介在することになる。
選択手段を含んだ、第１図１０８〜１１０のインバータ
の中の一個を示している。４０２゜４０５．４０４は選
択手段として動作するＣ−ＭＯＳ−ＦＥＴで構成された
アナログ・スイッチである。これらのアナログ・スイッ
チの制御信号は端子４０１から入力される。４０５のイ
ンバータではその制御信号の反転信号を形成する。かか
る回路構成においては、制御信号端子４０１に「０」が
入力された場合、各アナログ・スイッチは４０２がＯＮ
、４０３，４０４がＯＦＦされ、４０６のインバータは
端子１０１−出力端子１１１間からはずされる。制御信
号端子４０１１−ＩＪが入力された場合には、各アナロ
グ・スイッチは４０２が０ＦＩＰ、４０３，４０４がＯ
Ｎされ、４０６のインバータは端子１０１−出力端子１
１１間に介在することになる。
次に第二の例について説明する。回路が集積回路化され
ている場合には、信号線の配線はアルミニウムあるいは
多結晶シリコン等でなされている。したがって、その配
線を形成するためのフォト・マスクを集積回路製造工程
上で、切り換えて用いることにより、第１図１０８〜１
１０の任意のインバータの選択を、配線変更で行なうこ
とができる。
ている場合には、信号線の配線はアルミニウムあるいは
多結晶シリコン等でなされている。したがって、その配
線を形成するためのフォト・マスクを集積回路製造工程
上で、切り換えて用いることにより、第１図１０８〜１
１０の任意のインバータの選択を、配線変更で行なうこ
とができる。
例えば、第５図に示すようにＰチャネル・トランジスタ
５０７ 、 Ｎチャネル・トランジスタ５０８よりなる
インバータの周辺に、６０１〜５０４のようなインバー
タ選択手段用スイッチを設ける。実際の集積回路製造工
程上では、５０１〜５０４のスイッチｆｆ１ｓに自己線
をするかどうかをフォト・マスクにより制御する。５０
７．５０８よりなるインバータを選択する場合には、５
０１〜５０４のスイッチを０′Ｎ１すなわち配線するこ
とにより、ゲート端子は端子１０１と、ドレイン端子は
出力端子１１１と、Ｐチャネル・トランジスタ５０７の
ソース端子は高電圧電源５０５と、Ｎチャネル・トラン
ジスタ５０８のソースは低電圧電源５０６と接続され、
このインバータは端子１ｏｉ−出力端子１１１間に介在
することになる。逆に、インバータを選択しない、すな
わち端子１０１−出力端子１１１間に介在させない場合
は、５０１〜５０４のスイッチをＯＩＪ’ＩＩ’、すな
わち集積回路製造工程上で配線を施さなければよい。
５０７ 、 Ｎチャネル・トランジスタ５０８よりなる
インバータの周辺に、６０１〜５０４のようなインバー
タ選択手段用スイッチを設ける。実際の集積回路製造工
程上では、５０１〜５０４のスイッチｆｆ１ｓに自己線
をするかどうかをフォト・マスクにより制御する。５０
７．５０８よりなるインバータを選択する場合には、５
０１〜５０４のスイッチを０′Ｎ１すなわち配線するこ
とにより、ゲート端子は端子１０１と、ドレイン端子は
出力端子１１１と、Ｐチャネル・トランジスタ５０７の
ソース端子は高電圧電源５０５と、Ｎチャネル・トラン
ジスタ５０８のソースは低電圧電源５０６と接続され、
このインバータは端子１ｏｉ−出力端子１１１間に介在
することになる。逆に、インバータを選択しない、すな
わち端子１０１−出力端子１１１間に介在させない場合
は、５０１〜５０４のスイッチをＯＩＪ’ＩＩ’、すな
わち集積回路製造工程上で配線を施さなければよい。
以上説明してきたように、本発明の０−ＭＯＳ型電流増
幅回路は、チャネル幅が柚々で、インバータ回路を形成
する複数の０ ＝Ｍ ＯＳ −Ｆ Ｅ Ｔペアと、その
複数のＦＥＴペアのｆ」モ怨Ｏこ選択し、選択された０
−Ｍ２Ｓ−’ＰＥＴＦＥＴペアゲート端子を共通に接続
し、共通ドレイン端子を共通に接続して、複数のインバ
ータを並列に接続する手段を有することにより、電流増
１１Ｈｉ回路に接ｊｉ、ｌ、Ｂされる負荷容量の大きさ
にあわせて、電流槽１ｉｊ回路の胎動能力（出力抵抗）
を制御できるため、負荷容ｈ↓か小さい場合でも発生ず
る高周波雑音を有効に抑えた電流増幅回路が実現できる
。
幅回路は、チャネル幅が柚々で、インバータ回路を形成
する複数の０ ＝Ｍ ＯＳ −Ｆ Ｅ Ｔペアと、その
複数のＦＥＴペアのｆ」モ怨Ｏこ選択し、選択された０
−Ｍ２Ｓ−’ＰＥＴＦＥＴペアゲート端子を共通に接続
し、共通ドレイン端子を共通に接続して、複数のインバ
ータを並列に接続する手段を有することにより、電流増
１１Ｈｉ回路に接ｊｉ、ｌ、Ｂされる負荷容量の大きさ
にあわせて、電流槽１ｉｊ回路の胎動能力（出力抵抗）
を制御できるため、負荷容ｈ↓か小さい場合でも発生ず
る高周波雑音を有効に抑えた電流増幅回路が実現できる
。
４図面のｆｉｉｌｔ半な説明
第１図は本発明の０−ＭＯＳ型電流増幅回［，１６図１
０２〜１０７はインバータを任意に選択し、並列Ｇこ接
続する手段 １０８〜１１０はチャネル１ｌｌｆｌｌ力；イ＞ｉｆ々
な複数のインバータ １１２は負荷容量 第２図は従来のＣ−ＭＯＳ型Ｉｔ流増幅回ＩＩ！、−７
図、第３図はＣ’ Ｍ ＯＳ型電流増幅回路の入出カル
Ｌ１答イば号波形図、 第４図は任意のインパーク選択子１イトの第一の実施例
を示す回１１１１・１図、 ｐ４’ｆ ｓ図は任意のインパーク選択手段の第二の実
ＩＪｉｌｊ例を示す回１１″１図。
０２〜１０７はインバータを任意に選択し、並列Ｇこ接
続する手段 １０８〜１１０はチャネル１ｌｌｆｌｌ力；イ＞ｉｆ々
な複数のインバータ １１２は負荷容量 第２図は従来のＣ−ＭＯＳ型Ｉｔ流増幅回ＩＩ！、−７
図、第３図はＣ’ Ｍ ＯＳ型電流増幅回路の入出カル
Ｌ１答イば号波形図、 第４図は任意のインパーク選択子１イトの第一の実施例
を示す回１１１１・１図、 ｐ４’ｆ ｓ図は任意のインパーク選択手段の第二の実
ＩＪｉｌｊ例を示す回１１″１図。
以 上
出願人 株式会社肺訪ｉｌ＋￥工舎
代（ＩＪｉ人 弁Ｊ！１！士 最上 務覆トＱバｏｈ
隻を禿 を鳴■兜昭 第２図 ？ 寄１ 兼＠明 第３図 ／１〕バー５１遍１尺４段込匣跨悲氾 第５図
隻を禿 を鳴■兜昭 第２図 ？ 寄１ 兼＠明 第３図 ／１〕バー５１遍１尺４段込匣跨悲氾 第５図
Claims (1)
- （１）ａ）チャネル幅Ｚ＿Ｎ＿１のＮチャネルＭＯＳ・
ＦＥＴＴ＿Ｎ＿１、それに対応するチャネル幅Ｚ＿Ｐ＿
１のＰチャネルＭＯＳ・ＦＥＴＴ＿Ｐ＿１からなる第１
番目のＣ・ＭＯＳ・ＦＥＴペア ｂ）チャネル幅Ｚ＿Ｎ＿２のＮチャネルＭＯＳ・ＦＥＴ
Ｔ＿Ｎ＿２、それに対応するチャネル幅Ｚ＿Ｐ＿２のＰ
チャネルＭＯＳ・ＦＥＴＴ＿Ｐ＿２からなる第２番目の
Ｃ・ＭＯＳ・ＦＥＴペア ｃ）以下、チャネル幅Ｚ＿Ｎ＿ｎのＮチャネルＭＯＳ・
ＦＥＴＴ＿Ｎ＿ｎ、それに対応するチャネル幅Ｚ＿Ｐ＿
ｎのＰチャネルＭＯＳ・ＦＥＴからなる第ｎ番目（π＝
２，３・・・・・・）のＣ・ＭＯＳ・ＦＥＴペアまでの
ｎ組のＣ・ＭＯＳ・ＦＥＴペアを有し、ｄ）前記ｎ組の
Ｃ・ＭＯＳ・ＦＥＴペアは 、それぞれゲート端子を共通に接続し、ドレイン端子を
共通に接続されたインバータ回路を形成しｅ）前記ｎ組
のＣ・ＭＯＳ・ＦＥＴペアの 任意の組を選択し、選択されたＣ・ＭＯＳ・ＦＥＴペア
の共通ゲート端子を共通に接続し、共通ドレイン端子を
共通に接続して、複数のインバータを並列に接続する手
段を有することを特徴とするＣ・ＭＯＳ型電流増幅回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60061455A JPS61220506A (ja) | 1985-03-26 | 1985-03-26 | Ｃ・ｍｏｓ型電流増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60061455A JPS61220506A (ja) | 1985-03-26 | 1985-03-26 | Ｃ・ｍｏｓ型電流増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61220506A true JPS61220506A (ja) | 1986-09-30 |
Family
ID=13171532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60061455A Pending JPS61220506A (ja) | 1985-03-26 | 1985-03-26 | Ｃ・ｍｏｓ型電流増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61220506A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62217708A (ja) * | 1986-03-19 | 1987-09-25 | Fujitsu Ltd | 高出力増幅器 |
| JPH01154622A (ja) * | 1987-11-05 | 1989-06-16 | Texas Instr Inc <Ti> | 出力駆動特性を変える回路 |
-
1985
- 1985-03-26 JP JP60061455A patent/JPS61220506A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62217708A (ja) * | 1986-03-19 | 1987-09-25 | Fujitsu Ltd | 高出力増幅器 |
| JPH01154622A (ja) * | 1987-11-05 | 1989-06-16 | Texas Instr Inc <Ti> | 出力駆動特性を変える回路 |
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