JPS6122319B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は音量エンベローブの音量制御値と楽音
の１サイクルのアドレスステツプ値との対応関係
によつて楽音波形を逐次変化させ、音色の変化を
伴う効果的な楽音を得るデイジタル制御による楽
音発生装置に関する。 電子的な楽器例えばシンセサイザでは三角波、
矩形波、鋸歯状波等のあらかじめ決められた基本
楽音波形の１つを選択し、この選択された楽音波
形自体の基本形を変化させることなく、その楽音
波形を音量エンベローブに従つてアナログ的に音
量レベル制御して楽音発生させるものである。従
つて、基本波形自体の変化が伴わない為、音色の
変化は得られず単純な楽音としか感じることが出
来ず所謂味のない音となつてしまうものである。
又、この様にアナログ的に音量制御したのでは、
デイジタル回路を主体構成とするデイジタル的な
電子楽器であつても、音量制御部分はアナログ制
御となつてしまいLSI化することが出来ず、デイ
ジタル回路構成の特徴であるLSI化のメリツトを
充分に発揮することが不可能となるし、更に複数
演奏キーの同時若しくは時分散的操作による和音
を得る構成が非常に複雑化したり或いは不可能に
なつてしまい和音の場合の音色の変化を作り出す
ことは出来ないものである。 本発明は以上の点に鑑みてなされたもので、音
量の制御にともない出力楽音の音色の時間的変化
をもたらせるようにした楽音発生装置を提供する
ことを目的とする。 以下本発明に係る電子楽器の一実施例を図面に
基づいて説明する。第１図は全体の概略回路構成
を示したもので、１はパルス発生器２から出力さ
れる基準クロツク信号（この例では、周期１μ
ｓ、周波数100KHz）に基づいて本回路構成の全
体を制御する後述詳述される各種制御信号を作成
供給する各種制御信号作成回路である。３は外部
演奏操作キー群で、この場合84個のキーがピアノ
の鍵盤に相当して設けてある。これら演奏操作キ
ーの一端は共通接続されて常時所定電位Ｖ_Dが設
定されると共に他端は夫々独立して、演奏操作キ
ーの夫々を順次スキヤンニング選択するタイミン
グ信号を発生する手段を含む演奏操作キーの入力
検出回路４に結合される。即ち、この入力検出回
路４は前記各種制御信号作成回路１からの８μｓ
周期信号及びこの８μｓ周期信号を計数して12音
階の音階データ及び７オクターブのオクターブデ
ータを得る音階一オクターブカウンタ５の計数値
に同期して前記タイミング信号を発生するもの
で、又、特に演奏時に行われる複数演奏操作キー
の同時押しに対して、夫々の演奏操作キーの個々
のワンシヨツト操作キー入力信号を確実に得るよ
うなキー入力回路をも有している。前記音階一オ
クターブカウンタ５の最終計数値の出力信号は後
述詳述されるサステイン指示スイツチ６からの操
作信号及び前記入力検出回路４からの演奏操作キ
ーの前記タイミング信号が供給されるキー無し制
御回路７に印加されると共に前記入力検出回路４
にも印加される。このキー無し制御回路７は所定
時間以上演奏操作キーが操作されていないことを
検出するもので、そこから出力されるキー有信号
（キー無し反転信号）及び前記キー入力検出回路
４からの新キー有信号は前記各種制御信号作成回
路１及び後述する各種制御回路８に演奏操作キー
に対する同期制御信号として供給される。 ここで、後述詳述するが、９は８ビツト直列の
シフトレジスタを３本並設した24ビツトからなる
オクターブ指定データメモリ、１０は８ビツト直
列のシフトレジスタを５本並設した40ビツトから
なるオクターブ基準クロツク作成用のオクターブ
ビツトメモリ、１１は８ビツト直列のシフトレジ
スタ１本からなる音高クロツク数制御用のメモリ
（以下Faメモリと称呼する）、１２は８ビツト直
列のシフトレジスタを４本並設した32ビツトから
なる音階指定データメモリ、１３は８ビツト直列
のシフトレジスタを６本並設した48ビツトからな
る楽音の繰り返しサイクルに於ける各サイクル毎
に１サイクル周期中のステツプ数をアドレスとし
てそのアドレスステツプ数を記憶するアドレスメ
モリ、１４は８ビツト直列のシフトレジスタ１本
からなり、楽音サイクルと後述する周期変化の指
令に伴う周期との位相同期を取る周期制御用のメ
モリ（以下Fbメモリと称呼する）、１５は８ビツ
ト直列のシフトレジスタを４本並設した32ビツト
からなる音量エンベローブ値の逐次変化をデイジ
タル的に記憶するエンベローブメモリ、１６は８
ビツト直列のシフトレジスタ１本からなり、音量
エンベローブ用のクロツク信号と楽音サイクルと
の同期を行う同期メモリ（以下Fcメモリと称呼
する）、１７は８ビツト直列のシフトレジスタ１
本からなり、前記音量エンベローブメモリ１５の
ラインメモリが作動中か否かを記憶する作動中記
憶メモリ（以下Fdメモリと称呼する）、１８は８
ビツト直列のシフトレジスタ１本からなり、音量
エンベローブがアタツク状態かリリース状態かを
記憶するメモリ（以下Feメモリと称呼する）で
ある。これらメモリ９，１０，１１，１２，１
３，１４，１５，１６，１７，１８はいずれも１
μｓ周期信号で順次シフトアツプし、８μｓで１
循するもので、８行からなる８つのラインメモリ
k₀，k₁，k₂，k₃，k₄，k₅，k₆，k₇を構成してな
り、従つて、最大８通りの音階指定データ、オク
ターブ指定データ、楽音波形、音量エンベローブ
を各ラインメモリ毎に対応して夫々独立に設定出
来るようになつている。例えば、演奏操作キーを
最大８個同時に操作しても、夫々の演奏操作キー
が全て入力可能となり全てのメモリ９，１０，１
１，１２，１３，１４，１５，１６，１７，１８
の各ラインメモリが夫々順番に演奏操作キーに対
応付けられるようになる。 前記音階一オクターブカウンタ５の音階データ
は補正音階データ作成回路１９を介して音階指定
データメモリ１２に４ビツトパラレルデータとし
て入力され、オクターブデータは補正オクターブ
データ作成回路２０からの補正オクターブ値と共
にアダー２１に供給され、このアダー２１からの
３ビツトパラレルデータがオクターブ指定データ
メモリ９に入力される。前記補正音階データ作成
回路１９及び補正オクターブデータ作成回路２０
は重奏オクターブ指示キー２２からの各種オクタ
ーブの組み合わせによつて制御されるもので、重
奏指示が無い状態、２重奏指示状態、４重奏指示
状態に於いて、正規のオクターブ（１オクターブ
と呼ぶ）に対して＋２、＋３、＋４のオクターブが
設定され、特に＋３オクターブ設定の場合には前
記補正音階データ作成回路１９で音階データに＋
７されて正規の音階、オクターブデータに対して
補正が行われるようになる。又、この補正オクタ
ーブデータ作成回路２０には前記各種制御信号作
成回路１からの後述するK₀，K₁，K₂，K₃、のラ
インメモリ指定用のタイミング信号が供給される
と共にその出力からはオクターブの組合わせ指定
状態に応じてこれらタイミング信号K₀，K₁，
K₂，K₃、を前記各種制御回路８に印加し、メモ
リ９，１０，１１，１２，１３，１５，１６，１
７に対する入力を制御するようになる。更に、重
奏オクターブ指示キー２２で２重奏或いは４重奏
が指示されるとその指令信号は前記各種制御信号
作成回路１に印加されメモリ９〜１８に対する指
定ラインメモリを複数、即ち２重奏指令の場合に
は単一の演奏操作キーに対して２つのラインメモ
リを、４重奏指令の場合には４つのラインメモリ
を指定するようにタイミング制御されるものであ
る。２３は前記重奏オクターブ指示キー２２から
の２重奏指令或いは４重奏指令及び夫々対応する
K₁′信号、K₂′信号を受けて楽音制御回路２４に対
する２つの後述する楽音，を選択指定する重
奏制御回路である。この楽音制御回路２４は楽音
，の夫々に対するエンベローブのアタツクタ
イム指示スイツチＭ_１，Ｍ_２，Ｍ_１，Ｍ
_２、リリースタイム指示スイツチＮ_１，Ｎ
_２，Ｎ_１，Ｎ_２、周期時間指示スイツチＯ
_１，Ｏ_２，Ｏ_１，Ｏ_２、立上り差有無指示
スイツチＰ，Ｐ、波形指示スイツチＱ_１，
Ｑ_２，Ｑ_３，Ｑ_１，Ｑ_２，Ｑ_３、ビブ
ラート指示スイツチＲ，Ｒ、トレモロ指示ス
イツチＳ，Ｓ、オクターブチエンジ指示スイ
ツチＴ，Ｔ、波形チエンジ指示スイツチＵ
，Ｕ、及び重奏微差有無指示スイツチＶを有
する楽音制御指示キー群２５に於ける選択的組み
合わせ指示によつて設定される。又、楽音制御回
路２４は８μｓ周期信号を計数する時間測定回路
２６からの各種時間設定信号が印加され種々の周
期のクロツク信号も作成される。即ち、楽音制御
回路２４からは、立上り時間差を決める為に用い
られる立上りクロツク信号φ_S、アタツク指定を
行わないアタツク「０」信号、アタツク時間決定
の為のアタツククロツク信号φ_A、リリース時間
決定の為のリリースクロツク信号φ_R、周期時間
を決める為に用いられる周期クロツク信号φ_T、
重奏の場合のデイレイ指示有或いは無し信号、楽
音波形を決める固定又は浮動、矩形、鋸歯、三角
波の波形信号、トレモロ指示信号、オクターブチ
エンジ指示信号、ビブラート変化を与える−1/64
指示信号或いは＋1/64指示信号を出力し、前記各
種制御回路８に与えるようになる。 前記オクターブ指定データメモリ９はアダー２
１からのオクターブ指定データをラインメモリ毎
に循環記憶し、最終ラインメモリから出力される
３ビツトからなるオクターブ指定データは加算制
御回路２７で第１〜第７迄の７オクターブの夫々
に対応してデコードされ夫々のオクターブで異な
る加算値指令としてアダー２８に供給される。即
ち、第１オクターブ指定では＋１、第２オクター
ブ指定では＋２、第３オクターブ指定では＋４、
第４オクターブ指定では＋８、第５オクターブ指
定では＋16、第６及び第７オクターブ指定では０
の加算指令として供給される。このアダー２８は
オクターブビツトメモリ１０の各ラインメモリと
オクターブ指定データメモリ９の各対応するライ
ンメモリのオクターブ加算値とを１サイクル（８
μｓタイム）毎に加算し、その加算結果をオクタ
ーブビツトメモリの入力側先頭ラインメモリに供
給して循環記憶させると共にこの加算時に伴うキ
ヤリー信号を出力するようになる。即ち、加算制
御回路２７の出力は指定オクターブの高い程前記
加算値が大きくなるようにアダー２８に接続さ
れ、従つて、アダー２８からのキヤリー信号の出
力周期はオクターブが高い程速くなるもので、こ
れによつて、オクターブ指定データメモリ９に設
定された夫々のオクターブ指定データに対応する
当該オクターブの基準となるオクターブ基準クロ
ツク周波数信号を得るようになる。又、前記加算
制御回路２７は前記楽音制御回路２４からのオク
ターブチエンジ指示信号によつて、オクターブ指
定メモリ９に記憶設定された正規の１オクターブ
に対して＋１アツプ（倍のオクターブ）するオク
ターブシフトアツプ回路を含んでいる。 前記音階指定データメモリ１２に記憶設定され
た音階指定データは入力側先頭ラインメモリに循
環記憶されると共に最終ラインメモリからの４ビ
ツト出力を音階デコーダ２９に供給し、ここで12
音階に対応付けられた12本の出力ラインを介して
後述する音階クロツク選択回路３０に与えられ
る。 前記アドレスメモリ１３の各ラインメモリ夫々
が、楽音の１サイクルのアドレスステツプ計数値
を記憶するもので、本実施例では楽音の１サイク
ル周期を64ステツプ数とし、10進数で０〜63（２
進数では６ビツトの「000000」〜「111111」）の
計数値状態で表わされるものである。そして、こ
のアドレスメモリ１３の最終ラインメモリから順
次出力される６ビツトパラレルのアドレスステツ
プ計数値はアドレスステツプ数検出回路３１及び
ステツプ数検出マトリツクス回路３２を通過して
アダー３３に移送され、このアダー３３にて、前
述した音階指定データメモリ１２、オクターブ指
定データメモリ９に記憶されている音高データに
対応する後述詳述される音高クロツク周波数信号
を加算し、その加算出力値をアドレスメモリ１３
の先頭ラインメモリに循環して記憶するようにす
る。この音高クロツク周波数信号は前記アダー２
８から出力されるキヤリー信号の周波数である前
述したオクターブ基準クロツク周波数信号に基づ
いて作成されるものである。即ち、この音高クロ
ツク周波数信号は、アダー３３に加算されるべき
当該の前記オクターブ基準クロツク周波数信号の
加算クロツク数を休止制御し、隣接する音階周波
数比が12√２の関係に成さしめることで得られる
もので、これによつて楽音の１サイクル（64ステ
ツプ）の周期時間を指定されたオクターブ、音階
データによる音高データに対応して可変させるこ
とが出来るものである。而して、前記ステツプ数
検出マトリツクス回路３２は楽音の１サイクル中
での１ステツプ毎、２ステツプ毎、４ステツプ
毎、８ステツプ毎、16ステツプ毎、32ステツプ毎
に夫々クロツク信号を発生するもので、この各ク
ロツク信号の各出力状態は休止クロツク数作成マ
トリツクス回路３４によつて音階周波数比が12√
２の関係になるように後述する如く組み合わせ設
定され音階に対応した12本の出力ラインに供給さ
れてなる。従つて、この休止クロツク数作成マト
リツクス回路３４の12本の出力ラインの１つは前
記音階デコーダ２９の指定音階に対応して音階ク
ロツク選択回路３０で選択され、その出力信号は
クロツク数制御回路３５に印加されることにな
る。クロツク数制御回路３５は前記Faメモリ１
１の制御のもとで、前記アダー２８から出力され
るキヤリー信号即ちオクターブ基準クロツク信号
を停止制御し、アダー３３に印加される前述した
音高クロツク周波数信号を得るものである。 前記アドレスステツプ計数値検出回路３１はア
ドレスメモリ１３の各ラインメモリの楽音の１サ
イクル（64ステツプ）中のステツプ計数値の先頭
アドレス「０」、「30」、「０」若しくは「32」、
「０」〜「31」及び最終アドレス「63」を検出す
ると共に６ビツトパラレル出力のうちの中４ビツ
トの出力を比較回路３６に供給してなる。而し
て、先頭アドレスの「０」計数値検出信号は同期
回路３７に与えられ、この時、前記楽音制御回路
２４から出力される−1/64指示信号、＋1/64指示
信号を受け、−1/64指示信号は前記ステツプ数検
出マトリツクス回路３２に、＋1/64指示信号は前
記音階クロツク選択回路３０に供給される。即ち
この−1/64指示信号及び＋1/64指示信号は楽音の
１サイクル（64ステツプ）中に正規の周波数に対
して余分に−１若しくは＋１することによつて微
妙な周波数変化を与える所謂ビブラートを得るよ
うにするものである。又、前記アドレスステツプ
計数値検出回路３１から出力される「０」若しく
は「30」計数値検出信号、「30」計数値検出信号
及び「０」〜「31」計数値検出信号は波形制御回
路３８に、「63」計数値検出信号は後述する加減
制御回路３９に与えられる。又、この「63」計数
値検出信号は前記楽音制御回路２４から出力され
る周期クロツク指示信号に対して楽音の１サイク
ルとの同期を取る為に前記Fbメモリ１４に対す
る制御信号として前記各種制御回路８にも与えら
れる。 前記エンベローブメモリ１５は前記楽音制御回
路２４からの指定された周期時間のアタツククロ
ツク信号φ_A若しくはリリースクロツク信号φ_Rが
加算制御回路３９を介して加算信号として供給さ
れるアダー４０の出力を先頭ラインメモリに循環
記憶するもので、この場合、「０」〜「15」
（「0000」〜「1111」）の計数記憶状態を得るよう
になり、その計数記憶状態は最終ラインメモリよ
り音量のエンベローブ値検出回路４１を通過して
後述する加算値決定回路４２に供給される。本実
施例による音量エンベローブは第２図に示す如く
アタツククロツク信号φ_Aによつて「０」〜
「15」迄順次計数加算されるアタツク状態とリリ
ースクロツク信号φ_Rによつて「15」〜「０」迄
順次計数減算されるリリース状態とからなり、こ
の計数状態がエンベローブメモリ１５の各ライン
メモリ毎に記憶可能になる。即ち、エンベローブ
値検出回路４１によつてアタツク状態の最大計数
値「15」の検出信号が前記加減制御回路３９に印
加されるとアダー４０には減算指令が与えられる
と共に前記Feメモリ１８に「１」信号が記憶さ
れることになりリリース状態に設定される。従つ
て、リリース状態ではリリースクロツク信号φ_R
によつてエンベローブ値検出回路４１で「０」計
数値が検出される迄最大計数値「15」より減算さ
れる。又、前記Fcメモリ１６は音量エンベロー
ブのアタツククロツク信号φ_A、リリースクロツ
ク信号φ_Rのアダー４０での加算若しくは減算の
タイミングと楽音の１サイクルとの同期を取る為
に前記アドレスステツプ値検出回路３１の「63」
計数値検出信号によつて制御されるものである。
前記Fdメモリ１７はエンベローブメモリ１５の
作動中のラインメモリに対応して「１」信号が記
憶されるもので、後述詳述するが特に楽音制御回
路２４からのデイレイ指示信号、立上りクロツク
信号φ_Sで制御されるものである。 前記エンベローブメモリ１５の最終ラインメモ
リの出力は前記比較回路３６にも供給される。即
ち、この比較回路３６ではアドレスメモリ１３の
中４ビツトとエンベローブメモリ１５の４ビツト
出力との比較が行われ、一致検知信号及び前後半
一致前検知信号を夫々出力し、前記波形制御回路
３８に与え、この波形制御回路３８からは「30」
検知信号、「０」検知信号、一致検知信号、前後
半一致前検知信号を出力し、夫々加算制御回路４
３に供給するようにする。加算制御回路４３には
前記楽音制御回路２４からの楽音波形指定用の固
定指令信号、矩形波指令信号及び三角波指令信号
も供給される。即ち、本実施例による楽音波形は
第３図の如く、基本的な楽音波形として、鋸歯状
波形、矩形波形、三角波形の３種類があるが、こ
のうち鋸歯状波形及び矩形波形については浮動波
若しくは固定波の種別が指令可能である。この浮
動波は波形の立下り時のアドレスステツプ値が一
定でない所謂振幅パルス幅が伸縮される波形を、
固定波は波形の立下り時のアドレスステツプ値が
一定（この場合30ステツプ）である所謂振幅パル
ス幅が一定で頂部がエンベローブメモリ１５の音
量制御値に基づきカツトされる波形を意味するも
のである。尚、三角波形の場合には固定となる。
従つて、加算制御回路４３では固定指令信号、固
定指令信号がない時の浮動指令信号、矩形波指令
信号、三角波指令信号及び矩形波指令信号と三角
波指令信号が共にない場合の鋸歯状波指令信号の
各波形指示に対して前記波形制御回路３８からの
前述した各種検知信号との組み合わせを得るマト
リツクス回路が形成されており、その出力からは
Ｅ指令信号及び１指令信号が前記加算値決定回路
４２へ、又、（−）指令信号が出力波形計数回路
であるアダー４４へ供給される。尚、前記波形制
御回路３８及び加算制御回路４３には前記オクタ
ーブ指定データメモリ９に指定された第７オクタ
ーブの指令信号が加算制御回路２７から与えられ
ている。前記加算決定回路４２は楽音波形に基づ
く前記加算制御回路４３からの指令信号及び前記
クロツク数制御回路３５から出力される音高クロ
ツク周波数信号に同期してエンベローブメモリ１
５のエンベローブ値をアダー４４に供給するよう
になる。従つて、アダー４４から出力される１つ
のラインメモリに対して制御される楽音波形を端
的にとらえるならば第３図から解る様に、エンベ
ローブのアタツク状態ではｄ→ｃ→ｂ→ａと音量
が次第に大きくなる程楽音波形も相対的に大きく
変化し、リリース状態ではａ→ｂ→ｃ→ｄと音量
が次第に小さくなる如く楽音波形も相対的に小さ
く変化するようになる。勿論この様な楽音波形の
変化は夫々のラインメモリ毎に行われるのであ
る。そして、アダー４４の出力は出力制御回路４
５を介して音高クロツク周波数信号に同期して再
びアダー４４への加算値として循環され、又、出
力制御回路４５の出力はＤ／Ａ変換回路４６、ア
ンプ４７を介して楽音の音高音としてスピーカ４
８より発せられるようになるものである。尚、楽
音制御回路２４からトレモロ指令が与えられてい
る場合には加算値決定回路４２を制御し、エンベ
ローブ値が半分になるような加算値がアダー４４
に供給される。 次に第４図の具体的回路構成を用いて第１図に
説明した実施例を詳述する。尚、第４図は第５図
に示す如くの図面接続状態にあるものである。第
４Ａ図に於いて、パルス発生器２から出力される
第６図ａに示した如くの１μｓ周期の基準クロツ
ク信号Ｂは３ビツトからなるバイナリカウンター
１で計数され、各ビツト段から順次第６図、ｂ，
ｃ，ｄの如く、２μｓ周期のK₁′信号、４μｓ周
期のK₂′信号、８μｓ周期のK₃′信号をクロツク信
号として発生する。これらK₁′、K₂′、K₃′信号は
インバータ１−２，１−３，１−４を介してアン
ドゲート１−５に印加し、アンドゲート１−５よ
り第６図ｅの如くK₀′信号を発生し、又前記イン
バータ１−４の出力を第６図ｆの如く₃′信号と
して取り出す。バイナリ計数される４ビツト12進
の音階カウンタ５−１はこの₃′信号を計数し、
第７図ｂの如く12音階のＢ、Ｃ、Ｃ#、……、
Ａ、Ａ#に対応する第１表の如くの音階データと
して出力するもので、又、１、２、８のウエイト
ビツトの出力はアンドゲート５−２に供給され
る。

【表】

【表】 アンドゲート５−２から出力される第７図ｃの
如くの出力信号の立下り信号は音階カウンタ５−
１をクリアすると共にオクターブカウンタ５−３
に計数歩進信号として与える。オクターブカウン
タ５−３は３ビツトの７進のバイナリカウンタで
各ビツト段の出力はアンドゲート５−４に与えら
れ、このアンドゲート５−４から出力される第８
図ｃの信号はオクターブカウンタ５−３に「１」
をロードする指令となる為、オクターブカウンタ
５−４の各ビツト出力からは第８図ｂの如く７オ
クターブに対応する第２表に示した如くのオクタ
ーブデータとして出力するようになる。

【表】 アンドゲート５−４の出力信号はアンドゲート
５−２の出力信号と共にアンドゲート５−５に供
給され、このアンドゲート５−５より第８図ｄに
示す音階、オクターブカウンタ５−１，５−３の
最終計数値「84」に相当する出力信号を得る。そ
して、アンドゲート５−５からの出力信号は第４
Ｂ図に於ける入力検出回路４の84ビツトのシフト
レジスタ４−１の入力信号（第９図ｃ参照）とな
り、この入力信号を第９図ａの読み込みパルス信
号K₃′、第９図ｂの書き込みパルス信号₃′に同
期してシフト動作させることにより第９図ｄの如
くの前記演奏操作キーの夫々を順次スキヤンニン
グ選択するタイミング信号t₁，……，t₈₄を発生さ
せる。即ち、第４Ｂ図の外部演奏操作キー群３に
は84個の演奏操作キー、この場合84個のB₀、
C₁、……、A₇、A₇#キーの７オクターブに相当
する音高指令キーが配列されており、この各キー
夫々の選択は前記シフトレジスタ４−１のタイミ
ング信号t₁，……，t₈₄によつて順次スキヤンニン
グされるアンドゲートを構成するマトリツクス回
路４−２から取り出すことができるもので、第３
表に、このタイミング信号t₁，……t₈₄、演奏キー
の音階名及び音階カウンタ５−１、オクターブカ
ウンタ５−３のデータ関係を示してある。

【表】

【表】

【表】

【表】 このマトリツクス回路４−２の各ゲート出力は
オアゲート出力ライン４−３を介して読み込みパ
ルス信号K₃′、書き込みパルス信号₃′に同期し
てシフト動作され84ビツトのシフトレジスタ４−
４の入力端及びアンドゲート４−５の一方入力端
に結合される。このアンドゲート４−５の他方入
力端にはシフトレジスタ４−４の出力端からの信
号をインバータ４−６で反転した信号が印加さ
れ、従つて、このアンドゲート４−５の出力から
は操作された演奏操作キー毎に夫々ワンシヨツト
の新キー有信号（８μｓ幅）を発生するようにな
る。従つて、特に演奏操作キーの複数の同時若し
くは時分散的操作による和音的演奏に適するよう
に構成されてなる。この操作タイミングに対する
ワンシヨツト信号は第４表から解るように一回の
操作に対する最初の操作サイクルのみに得られる
ものである。

【表】 第４Ｂ図に於ける入力検出回路４のオアゲート
４−３の出力の立上り信号は８μｓの第４Ａ図に
於けるキー無し制御回路７の遅延回路７−１を介
してＳ−Ｒフリツプフロツプ７−２のリセツト入
力端に供給されると共に３ビツトバイナリのカウ
ンタ７−３にクリア信号として供給される。この
カウンタ７−３は前記アンドゲート５−４からの
出力信号の回数を計数するもので、その３ビツト
目の出力はＳ−Ｒフリツプフロツプ７−２のセツ
ト入力端に結合される。即ち、カウンタ７−３は
クリア信号が与えられない状が略（12×７×４）
×８＝2688μｓ続いた時に初めて出力信号が得ら
れるもので、換言すれば演奏操作キーの操作が
2688μｓ内に行われない所謂キー無し状態を検出
するようになる。従つて、Ｓ−Ｒフリツプフロツ
プ７−２の側出力からはキー有信号が出力さ
れ、サステイン指示スイツチ６からの操作信号と
共にオアゲート７−４に供給される。更に、オア
ゲート７−４の出力はオアゲート７−５、各種制
御信号作成回路１のアンドゲート１−６、インバ
ータ１−７を介してアンドゲート１−５からの
K₀′信号が結合されているアンドゲート１−８及
び第４Ｃ図に於けるオアゲート８−１の入力に供
給される。又、第４Ｂ図に於けるアンドゲート４
−５から出力される新キー有信号は第４Ｂ図に於
けるアンドゲート１−９へ、又、インバータ１−
１を介してアンドゲート１−６、アンドゲート１
−８、オアゲート７−５，８−１の入力に供給さ
れる。即ち、オアゲート７−５はＳ−Ｒフリツプ
フロツプ７−２がセツト状態であるキー無し状態
であつて且つ前記サステイン指示スイツチ６が非
指示状態である場合で、その状態以降の最初の新
演奏操作キーによる新キー有信号によつて８μｓ
時間出力信号が禁止されるものであり、それ以外
は出力信号が存在するように制御される。 第４Ａ図に於ける１−１１は８ビツトのシフト
レジスタ、１−１２は４ビツトのシフトレジスタ
で、夫々１μｓ周期の読み込みパルス信号Ｂ及び
インバータ１−１３で反転された書き込みパルス
信号^Bに同期してシフト動作される。シフトレジ
スタ１−１１の入力端にはオアゲート１−１４が
結合され、出力端は前記アンドゲート１−６及び
１−９の入力端に結合されてなる。オアゲート１
−１４の入力には前記アンドゲート１−６、後述
するオアゲート出力１−１５及び前記アンドゲー
ト１−８の出力が結合される。即ち、アンドゲー
ト１−８はキー無し状態に於けるK₀′信号を出力
してシフトレジスタ１−１１に入力するものであ
り、又、キー有状態ではアンドゲート１−６、オ
アゲート１−１４を介して循環シフト可能になつ
ている。前記アンドゲート１−９の出力はK₀信
号として取り出され前記シフトレジスタ１−１２
の入力に結合され、又このシフトレジスタ１−１
２の各ビツト段出力は夫々K₁、K₂、K₃、K₄信号
をアンドゲートを構成するマトリツクス回路１−
１６に与える。このマトリツクス回路１−１６に
は更に、後述する２重奏指令信号、４重奏指令信
号及びそれら重奏指令信号をインバータ１−１
７，１−１８で反転した信号も印加され、従つ
て、マトリツクス回路１−１６は２重奏指令信号
及び４重奏指令信号が存在しない場合にはK₁信
号を、２重奏指令信号のみが存在する場合には
K₂信号を、４重奏指令信号のみが存在する場合
にはK₄信号を夫々出力し前記オアゲート出力１
−１５に供給するようになる。つまり、このシフ
トレジスタ１−１１，１−１２及びその周辺のゲ
ート群は演奏操作キー３の操作されたキーに対す
る前述したメモリ９〜１８の各ラインメモリの指
定制御を行うものである。 今、２重奏及び４重奏の指令がなく且つ前記サ
ステイン指示スイツチ６が非操作状態でフリツプ
フロツプ７−２のセツト状態（キー無し状態）に
於いては、第１０図Ｓの如くアンドゲート１−８
は開放可能状態にあり、従つて、アンドゲート１
−５からの第１０図ｅのK₀′信号が出力され、オ
アゲート１−１４を介してシフトレジスタ１−１
１に入力され、第１０図ｆ〜ｍの如き順次シフト
アツプされていく。この状態で第１０図ｃの如き
アンドゲート４−５より最初の新キー有信号が出
力されるとアンドゲート１−８は閉じられた状態
になるがアンドゲート１−９からは第１０図ｎの
如きシフトレジスタ１−１１の最終ビツト段P₈か
らの出力信号がK₀信号（１μｓ幅）として出力
される。このアンドゲート１−９からの出力信号
K₀はシフトレジスタ１−１２の入力に与えら
れ、１μｓ遅延後に初段ビツトからK₁信号がオ
アゲート１−１５，１−１４を介してシフトレジ
スタ１−１１の入力に印加されるが、第１０図ｆ
から解る様に、この入力時点ではラインメモリ
K₀を指定する元のK₀′信号の入力タイミング信号
（第１０図破線）よりも１ビツト遅れて、次のラ
インメモリK₁を指定するK₁の入力タイミング信
号と同期して入力されることになり、又、この
K₁の入力タイミング信号はシフトレジスタ１−
１１、アンドゲート１−６、オアゲート１−１４
を介して循環的に記憶されることになる。そし
て、第１０図ｃの２番目の新キー有信号ではこの
K₁のタイミング信号がアンドゲート１−９より
出力されラインメモリk₁の入力タイミングを指定
することになると同時にシフトレジスタ１−１１
にはラインメモリk₂を指定すべきタイミング信号
を入力しておくのである。従つて、最大８つのラ
インメモリk₀〜k₇迄順次指定可能で、この指定状
態は第１１図に示してあるが、これは８つの連続
した演奏キーの操作を例にしたものである。また
２重奏指定の場合は第１２図に示した如く１つの
演奏操作キーに対して２つのラインメモリk₀と
k₁、k₂とk₃、k₄とk₅、k₆とk₇が夫々指定可能に
K₀信号、K₁信号を取り出す様になり、更に４重
奏指定の場合には第１３図の如く、１つの演奏操
作キーに対して４つのラインメモリ、k₀〜k₃とk₄
〜k₇の指定可能にK₀、K₁、K₂、K₃信号を取り出
すように制御される。 第４Ａ図に於けるアンドゲート１−９から出力
されるK₀信号は第４Ｃ図のアンドゲート２０−
１〜２０−４の一方入力端に、前記シフトレジス
タ１−１２の初段ビツトから出力されるK₁信号
はアンドゲート２０−５〜２０−８の一方入力端
に、K₂信号はアンドゲート２０−９〜２０−１
２の一方入力端に、K₃信号はアンドゲート２０
−１３〜２０−１６の一方入力端に夫々結合され
る。アンドゲート２０−１〜２０−４の他方入力
端にはロータリースイツチＡの接点ａ，ｂ，ｃ，
ｄが順に接続され、アンドゲート２０−５〜２０
−８の他方入力端にはロータリースイツチＢの接
点ｆ，ｇ，ｈ，ｉが、アンドゲート２０−９〜２
０−１２の他方入力端にはロータリースイツチＣ
の接点ｋ，ｌ，ｍ，ｎが、アンドゲート２０−１
２〜２０−１６の他方入力端にはロータリースイ
ツチＤの接点ｐ，ｑ，ｒ，ｓが夫々順に接続され
ている。又、ロータリースイツチＢの接点ｅはイ
ンバータ２２−１を介してアンドゲート２２−２
の入力端へ、ロータリースイツチｃの接点ｊはア
ンドゲート２２−２の他方入力端へ接続されると
共にインバータ２２−３を介して取り出されるよ
うになり、更に、ロータリースイツチＤの接点ｏ
はどこにも影響を与えない端子を有している。そ
して、アンドゲート２０−１，２０−５，２０−
９，２０−１３はオアゲート２０−１７へ、アン
ドゲート２０−２，２０−６，２０−１０，２０
−１４はオアゲート２０−１８へ、アンドゲート
２０−３，２０−７，２０−１１，２０−１５は
オアゲート２−１９へ、アンドゲート２０−４，
２０−８，２０−１２，２０−１６はオアゲート
２０−２０へ結合され、夫々オアゲート２０−１
７，２０−１８，２０−１９，２０−２０からは
オクターブ「１」（正規のオクターブ）、オクター
ブ「＋２」、オクターブ「＋３」、オクターブ「＋
４」の指令信号を取り出すようになる。即ち、ロ
ータリースイツチＡ，Ｂ，Ｃ，Ｄの指定に応じて
オクターブを補正することが可能で、特に、ロー
タリースイツチＢが接点ｅからｆ，ｇ，ｈ，ｉの
いずれかに切替えられ、ロータリースイツチＣは
接点ｊに置かれた場合にはアンドゲート２２−２
から２重奏指令信号が、ロータリースイツチＣが
接点ｊからｋ，ｌ，ｍ，ｎのいずれかに切替えら
れた場合には４重奏指令信号がインバータ２２−
３から取り出される。前記オアゲート２０−１
７，２０−１８，２０−１９，２０−２０からの
出力信号はオアゲート２０−２１の入力へ供給さ
れ、又オアゲート２０−１８はオアゲート２０−
２２へ、オアゲート２０−２０はオアゲート２０
−２３へ、オアゲート２０−１９の出力はアンド
ゲート２０−２４，２０−２５を介してオアゲー
ト２０−２２，２０−２３に供給される。更にオ
アゲート２０−１９は補正音階データ作成回路１
９のアンドゲート１９−１〜１９−４の一方入力
端へ、又、インバータ１９−５を介してアンドゲ
ート１９−６〜１９−９の一方入力端へも供給さ
れるものである。第４Ａ図に於ける音階カウンタ
５−１からの音階データは第４Ｃ図に於ける補正
音階データ作成回路１９のアンド機能を有するマ
トリツクス回路１９−１０を通過して直接にアン
ドゲート１９−６〜１９−９の夫々の他方入力端
へ、又、インバータ１９−１１，１９−１２，１
９−１３，１９−１４を介してマトリツクス回路
１９−１０へ導びかれる。更にこの音階カウンタ
５−１の１，２のウエイトビツトの出力はイクス
クルーシブオアゲート１９−１５の出力をインバ
ータ１９−１６で反転してアンドゲート１９−２
の他方入力端へ供給され、アンドゲート１９−１
の他方入力端にはインバータ１９−１１の出力信
号が供給される。マトリツクス回路１９−１０の
アンドゲート出力ライン１９−１７，１９−１
８，１９−１９はオア結合され前記アンドゲート
２０−２５へ＋４オクターブ指令信号として与え
られると共にインバータ１９−２０で反転された
信号は前記アンドゲート２０−１４及びアンドゲ
ート１９−２１の一方入力端に供給される。この
アンドゲート１９−２１の他方入力端にはマトリ
ツクス回路１９−１０のゲート出力ライン１９−
２２へ導出された信号をインバータ１９−２３で
反転した出力信号が結合され、このアンドゲート
１９−２１の出力は前記アンドゲート１９−４の
他方入力端に結合される。更に、アンドゲート１
９−３の他方入力端にはマトリツクス回路１９−
１０のアンドゲート出力ライン１９−２２，１９
−２４，１９−２５のオア結合された出力が結合
されてなる。即ち、この補正音階データ作成回路
１９はオアゲート２０−１９からの＋３倍指令信
号時に音階カウンタ５−１から与えられる正規の
音階データに対して＋７（３倍）補正を行うもの
で第５表の如くのコード変換を得る如く構成され
たものである。

【表】

【表】 結局、アンドゲート１９−６，１９−７，１９
−８，１９−９からは正規の音階データが、アン
ドゲート１９−１，１９−２，１９−３，１９−
４からは補正音階データがオアゲート２０−１９
からの「＋３」指令信号に応じて選択的にオアゲ
ート１９−２６，１９−２７，１９−２８，１９
−２９に結合されるのである。従つて、第４Ａ図
に於けるオクターブカウンタ５−３からのオクタ
ーブデータは前記オアゲート２０−２２，２０−
２３の出力と共にアダー２１に供給され、そのア
ダー２１の出力からはオクターブ指定データを出
力し、第４Ｃ図に於けるオアゲート２０−２１の
出力信号に同期して第４Ｄ図に於けるアンドゲー
ト８−２，８−３，８−４、オアゲート８−５，
８−６，８−７及びアンドゲート８−８，８−
９，８−１０を介して前記オクターブ指定データ
メモリ９へ３ビツトパラレルデータとして供給す
るようになる。一方、第４Ｃ図に於けるオアゲー
ト１９−２６，１９−２７，１９−２８，１９−
２９から出力する音階指定データはオアゲート２
０−２１の出力信号に同期して第４Ｄ図に於ける
アンドゲート８−１１，８−１２，８−１３，８
−１４、オアゲート８−１５，８−１６，８−１
７，８−１８及びアンドゲート８−１９，８−２
０，８−２１，８−２２を介して音階指定データ
メモリ１２へ４ビツトパラレルデータとして供給
される。第４Ｃ図に於ける前記オアゲート２０−
２１の出力は前記オアゲート８−１にも与えられ
る。又、このオアゲート２０−２１の出力をイン
バータ２０−２６で反転した出力信号は第４Ｄ図
に於けるアンドゲート８−２３〜８−３５、第４
Ｆ図に於けるアンドゲート８−３６〜８−４９の
一方入力端へゲート禁止信号として供給される。
更に、第４Ａ図に於けるオアゲート７−５の出力
信号は第４Ｄ図のアンドゲート８−４８〜８−５
３、第４Ｆ図のアンドゲート８−５４〜８−６６
及び前記アンドゲート８−４８の一方入力端へゲ
ート制御信号として供給される。即ち、前記オア
ゲート７−５は第１４図に示した様にサステイン
指示スイツチ６の非指示状態で且つフリツプフロ
ツプ７−２のセツト状態（キー無し状態）に於い
て、第１４図ａの如くアンドゲート４−５から新
キー有信号が出力されるとその間（８μｓ時
間）、第４Ｄ図に於けるアンドゲート８−４８〜
８〜５３、第４Ｆ図に於けるアンドゲート８−５
４〜８−６６及びアンドゲート８−４８のゲート
出力を禁止し、各メモリ１０，１１，１３，１
５，１６，１７の記憶内容を全てクリアするよう
に制御するものである。これに対してオアゲート
８−１は第１４図ｅの如く新キー有信号により第
４Ｃ図に於けるオアゲート２０−２１からK₀信
号が出力される為、この１μｓ期間はアンドゲー
ト８−８〜８−１０及び８−１９〜８−２２はゲ
ート開放状態にありオクターブ指定データメモリ
９、音階指定データメモリ１２のk₀ラインメモリ
に夫々新たなオクターブ指定データ、音階指定デ
ータが書き込み記憶されることになる。但し、オ
アゲート２０−２１の出力をインバータ２０−２
６で反転した信号がアンドゲート８−２３〜８−
２５及び８−３２〜８−３５にゲート禁止信号と
して印加される為以前に記憶されていたk₀ライン
メモリの内容はクリアされる。然し乍ら、第４Ａ
図に於ける前記サステイン指示スイツチ６が操作
されている場合には一度記憶された各メモリの内
容はクリアされることはないが第４Ａ図に於ける
フリツプフロツプ７−２がリセツト状態であるキ
ー有状態で、更に９個以上の演奏操作キーが操作
された場合にはオクターブ指定データメモリ９、
音階指定データメモリ１２の最初に記憶されたラ
インメモリk₀には９個目の演奏操作キーに対応す
るオクターブ指定データ、音階指定データが記憶
され、以前の記憶内容はクリアされることにな
る。以下順次k₁，k₂……のラインメモリには新た
な演奏操作キーに対応するデータが記憶されてい
くようになる。 ここで、第４Ｄ図及び第４Ｆ図に於いて、音高
クロツク周波数信号の作成について説明する。こ
の音高クロツク周波数信号は前記オクターブ指定
データメモリ９及び音階指定データメモリ１２に
設定された夫々オクターブ指定データ及び音階指
定データに基づいて作成されるものである。オク
ターブ指定データメモリ９に設定された３ビツト
のオクターブ指定データは最終ラインメモリから
出力される毎にデコーダ２７−１でデコードさ
れ、オクターブ順次に１、２、３、４、５、６、
７の出力のうちの１つに出力信号を発生するよう
になる。そして、第１オクターブから第５オクタ
ーブ迄は直接に、又第６オクターブ及び第７オク
ターブはオアゲート２７−２を介して１ビツトシ
フトアツプ回路２７−３に与えられる。この１ビ
ツトシフトアツプ回路２７−３は後述するオクタ
ーブチエンジ指令がある時にのみ動作するもので
あり、通常はシフト動作は行われない。従つて、
デコーダ２７−１の各出力は１ビツトシフトアツ
プ回路２７−３を介してアダー２８−１に印加さ
れ、オクターブビツトメモリ１０の対応するライ
ンメモリの記憶内容との加算動作が行われる。即
ち、オクターブビツトメモリ１０の最終ラインメ
モリの記憶内容は、デコーダ２７−１に対応する
第６表に示した加算数との加算動作が１サイクル
（８μｓ）毎に行われ、その加算結果は先頭ライ
ンメモリにアンドゲート８−２６〜８−３０及び
８−４８〜８−５２を介して循環記憶されるもの
である。

【表】 従つて、アダー２８−１からのキヤリー信号の
発生は指定されたオクターブによつて異なり、第
６表に示した如く、第１オクターブから第５オク
ターブ迄順に、32サイクル毎、16サイクル毎、８
サイクル毎、４サイクル毎、２サイクル毎に得ら
れる。これを更に周期Tfb、周波数で表わすと同
じく第６表に示した如くになる。又、第６表から
も解る様に第６オクターブ、第７オクターブに対
応するデコーダ２７−１の出力はオアゲート２７
−２に印加され、アダー２８−１を介さずに、８
μｓ（１サイクル）毎のキヤリー信号としてアダ
ー２８−１からのキヤリー信号と共にオアゲート
２８−２に直接供給される。即ち、このオアゲー
ト２８−１からの出力信号が前記オクターブ基準
クロツク周波数信号となるものである。一方、音
階指定データメモリ１２の最終ラインメモリから
出力される音階指定データの各ビツト出力は音階
デコーダ２９に供給され、ここで各音階に対応し
て12音階の１つの出力を得るようになり、夫々の
出力ラインは音階クロツク選択回路３０に供給さ
れる。前記オアゲート２８−２からの７つのオク
ターブの夫々に相当する第６表に示したキヤリー
信号に対するオクターブ基準クロツク周波数信号
はアンドゲート３５−１，３５−２及びインバー
タ３５−３を介してアンドゲート３５−４の一方
入力端に印加される。そして、このアンドゲート
３５−１から前記オクターブ基準クロツク周波数
信号が出力される毎に第４Ｇ図に於けるアダー３
３に＋１加算されるようになる。 第４Ｆ図に於けるアドレスメモリ１３は６ビツ
トで64ステツプ計数値を記憶できるラインメモリ
を８本有し、夫々のラインメモリは第３図に示し
た楽音波形の１サイクルのステツプ数を記憶して
なるものである。このアドレスメモリ１３の最終
ラインメモリの６ビツト出力はダイレクトに、又
インバータ３１−１〜３１−６を介してアンドゲ
ート機能を有するアドレスステツプ計数値検出回
路３１のマトリツクス回路３１−７及びステツプ
数検出マトリツクス回路３２に供給される。この
マトリツクス回路３２は６本の出力ラインa₁〜a₆
を有し、アンドゲート機能として組み込まれ、そ
の出力ラインは休止クロツク数作成マトリツクス
回路３４に印加され、ここで音階デコーダ２９で
指定された音階毎に前記アンドゲート２８−２か
ら出力されるオクターブ基準オクロツク周波数信
号を何発休止させるかの作成が行われる。即ち、
アドレスメモリ１３の１つのラインメモリの64ス
テツプ計数記憶の間の音階に相当する周波数信号
を得るように前記アンドゲート３５−１を制御す
るようになる。ここで、マトリツクス回路３２、
休止クロツク数作成マトリツクス回路３４の基本
的な動作原理について説明する。第４Ｆ図のステ
ツプ数検出マトリツクス回路３２は１つのライン
メモリに計数記憶される64ステツプ計数迄の間
に、出力ラインa₁には32発、a₂には16発、a₃には
８発、a₄には４発、a₅には２発、a₆には１発のク
ロツク信号が出力されるように構成されるもの
で、第１５図はその原理的な説明を示したもので
ある。即ち、第１５図に於いて、今、アドレスメ
モリ１３の１つのラインメモリのみを考え、第１
５図ａの計数パルスを計数してアドレスメモリの
６ビツト出力から第１５図ｂの如く計数記憶状態
を得たものとするとステツプ数検出マトリツクス
回路３２の出力ラインa₁〜a₆には１サイクル（64
ステツプ）中に第１５図ｃの如くの数のクロツク
信号が得られる。そして、このステツプ数検出マ
トリツクス回路３２の出力ラインa₁〜a₆を組み合
わせることによつて前記休止クロツク数マトリツ
クス回路３４で音階毎の休止クロツク数を決定す
るようにするものである。即ち、今、パルス発生
器２からの基準周波数を_B（＝1000KHz）とす
ると周期は以下の如くなる。 Ｔ_B＝１／_B＝１／1000KHZ＝１μｓ 従つて ａ＝_B／８μｓ＝1000KHz／８μｓ ＝125KHZ Ｔａ＝１／ａ＝１／125KHZ＝８μｓ 但し、 ａ：アドレスメモリ１３のシフト１循の周波数 Ｔａ：ａの周期 となる。又、楽音波形の１サイクルのステツプ数
をｎ（＝64ステツプ）とすると Tx＝Ｔｂ（ｎ＋α）＝Ｔｂ（64＋α） α＝Ｔｘ／Ｔｂ−64 但し、 Ｔｂ：オクターブ基準クロツク周波数の周期
（オアゲート２８−２の出力） Tx：各音階の周期 α：補正値（休止クロツク数） ∴Fx＝１／Tx Fx：音階周波数 となる。又、各オクターブ共各音階間の周波数比
は12√２の関係にあり、従つて１つのオクターブ
についての補正値を求めればよく、結局各音階毎
の休止クロツク数（補正値α）か第１６図に表に
示した値になり、これに基づいて、第４Ｄ図の休
止クロツク数作成マトリツクス回路３４の12本の
出力ラインX₁〜X₁₂に第１５図ｄの如く音階に対
応した休止クロツク数が得られるようにオアゲー
ト機能を有するマトリツクス回路にて選択設定す
ればよいものである。尚、第１６図に於いて、
Fx₁〜Fx₆は本回路構成による音階周波数で、実
周波数は実際の音階周波数である。即ち、音階デ
コーダ２９に対応して選択回路３０で出力ライン
X₁〜X₁₂の１つを選択してオア出力ライン３０−
１に前記休止クロツク数を供給するようになる。
そして、この音階に対応する休止クロツク数はア
ンドゲート３５−５、インバータ３５−６を介し
て前記アンドゲート３５−１にゲート出力禁止信
号として印加される。又、このアンドゲート３５
−５には前述した音高クロツク数制御用のFaメ
モリ１１の最終ラインメモリの出力信号がインバ
ータ３５−７を介して与えられる。このFaメモ
リ１１の出力信号はアンドゲート３５−４にも直
接供給されてなる。これらアンドゲート３５−
２，３５−４の出力はオアゲート３５−８、アン
ドゲート８−３１，８−５３を介してFaメモリ
１１の先頭ラインメモリに制御信号として供給さ
れる。 第４Ｆ図に於けるアンドゲート３７−１，３７
−２の一方入力端にはアドレスメモリ１３の最終
ラインメモリから出力される「０」計数値検出信
号が印加され、他方入力端には夫々第４Ｅ図に於
けるビブラートを与える＋1/64指示信号、−1/64
指示信号が供給される。即ち、アンドゲート３７
−１の出力は第４Ｄ図に於ける前記音階クロツク
選択回路３０のオア出力ライン３０−１に、又ア
ンドゲート３７−２の出力はオアゲート３７−３
を介して前記ステツプ数検出マトリツクス回路３
２の出力ラインa₁に結合されるように成し、アン
ドゲート３７−１ではアドレスステツプの「０」
検出状態時に正規の音階周波数に対して無条件に
１発多くクロツクを供給し周波数をわずかに速く
し、又逆にアンドゲート３７−２では正規の音階
周波数に対して無条件に１発多くクロツクを抜き
周波数をわずかに遅くするようにし、ビブラート
をかけるように動作させるものである。この様に
して作成されるアンドゲート３５−１から出力さ
れる音高クロツク周波数信号はアドレスメモリ１
３のラインメモリに対してアダー３３で＋１加算
され、その出力S₁〜S₄はアンドゲート８−３６〜
８−４１及び８−５６〜８−６１を介して先頭ラ
インメモリに循環記憶されるようになる。勿論、
この様な制御は各メモリの対応するラインメモリ
毎に行われるものである。 第４Ｆ図に於ける前記アドレスステツプ計数値
検出回路３１のマトリツクス回路３１−７での
「30」ステツプ計数値検出信号はアンドゲート３
８−１の一方入力端に、「０」及び「32」ステツ
プ計数値検出信号はアンドゲート３８−２の一方
入力端に、又この「０」及び「32」ステツプ計数
値検出信号をインバータ３８−３で反転した信号
はアンドゲート３８−４の第１入力端に供給され
る。アンドゲート３８−４の第２入力端には比較
回路３６からの一致検知信号が、アンドゲート３
８−５及び３８−６の一方入力端には比較回路３
６からの前後半一致前検知信号が供給される。そ
して、これらアンドゲート３８−１，３８−２，
３８−４，３８−５の他方入力端には、インバー
タ３１−６の出力信号及び第４Ｄ図に於けるデコ
ーダ２７−１からの第７オクターブの出力信号が
供給されているオアゲート３８−７の出力が結合
され、アンドゲート３８−６の他方入力端にはオ
アゲート３８−７の出力をインバータ３８−８で
反転した出力が結合される。即ち、アンドゲート
３８−１，３８−２，３８−４，３８−５，３８
−６の各出力からは夫々「30」検知信号、「０」
検知信号、一致検知信号、前後半一致前検知信号
を出力し、加算制御回路４３に供給される。 第４Ａ図に於けるバイナリカウンタ１−１で得
られるK₁′信号、K₂′信号、このK₁′信号及びK₂′信
号をインバータ２３−１，２３−２で反転した信
号、更には第４Ｃ図に於けるアンドゲート２２−
２、インバータ２３−３からの夫々２重奏指令、
４重奏指令信号は第４Ｅ図に於ける重奏制御回路
２３へ供給される。重奏制御回路２３は、２重
奏、４重奏指令が共にない時はインバータ２３−
３を介してライン２３−４へ、２重奏指令の時に
はK₁′の信号に同期して、又、４重奏指令の時は
K₂′の信号に同期して共にライン２３−５へ出力
信号を取り出すもので、ライン２３−４はアンド
ゲート２４−１〜２４−１４の一方入力端へ、ラ
イン２３−５はアンドゲート２４−１５〜２４−
２８の一方入力端へ結合されてなる。これらアン
ドゲート２４−１〜２４−２８の他方入力端には
楽音制御指示キー２５が結合される。楽音制御指
示キー２５はエンベローブ時間指示用のスイツチ
Ｍ，Ｎ、周期時間指示用のスイツチＯ、立上り差
有無指示スイツチＰ、波形指示スイツチＱ、ビブ
ラート指示スイツチＲ、トレモロ指示スイツチ
Ｓ、オクターブチエンジ指示スイツチＴ、波形チ
エンジ指示スイツチＵを有し、２つの楽音に対し
て夫々独立に指定出来る様になつており、２つの
楽音を，で表わしている。楽音に対するア
タツクタイム指示スイツチＭ_１，Ｍ_２は夫々
アンドゲート２４−１４，２４−１３に、リリー
スタイム指示スイツチＮ_１，Ｎ_２は夫々アン
ドゲート２４−１２，２４−１１に、以下Ｏ
_１，Ｏ_２，Ｐ，Ｑ_１，Ｑ_２，Ｑ_３，Ｒ
，Ｓ，Ｔ，Ｕは夫々順にアンドゲート２
４−１０，２４−９，２４−８，２４−７，２４
−６，２４−５，２４−４，２４−３，２４−
２，２４−１に接続され、楽音に対しては同様
にスイツチＭ_１，Ｍ_２，Ｎ_１，Ｎ_２，Ｏ
_１，Ｏ_２，Ｐ，Ｑ_１，Ｑ_２，Ｑ_３，
Ｒ，Ｓ，Ｕが夫々順にアンドゲート２４−
２８，２４−２７，２４−２６，２４−２５，２
４−２４，２４−２３，２４−２２，２４−２
１，２４−２０，２４−１９，２４−１８，２４
−１７，２４−１６，２４−１５に接続されてい
る。そしてアンドゲート２４−１と２４−１５は
オアゲート２４−２９に、アンドゲート２４−２
と２４−１６はオアゲート２４−３０に、アンド
ゲート２４−３と２４−１７はオアゲート２４−
３１に、アンドゲート２４−４と２４−１８はオ
アゲート２４−３２に、アンドゲート２４−５と
２４−１９はオアゲート２４−３３に、アンドゲ
ート２４−６と２４−２０はオアゲート２４−３
４に、アンドゲート２４−７と２４−２１はオア
ゲート２４−３５に、アンドゲート２４−８と２
４−２２はオアゲート２４−３６に、アンドゲー
ト２４−９と２４−２３はオアゲート２４−３７
に、アンドゲート２４−１０と２４−２４はオア
ゲート２４−３８に、アンドゲート２４−１１と
２４−２５はオアゲート２４−３９に、アンドゲ
ート２４−１２と２４−２６はオアゲート２４−
４０に、アンドゲート２４−１３と２４−２７は
オアゲート２４−４１に、アンドゲート２４−１
４と２４−２８はオアゲート２４−４２に夫々接
続されている。そして、オアゲート２４−４１と
２４−４２はデコーダ２４−４３に供給され第７
表の如くのデコーダ出力を得る。オアゲート２４
−３９と２４−４０はデコーダ２４−４４に与え
られ、第８表の如くのデコーダ出力を、又、オア
ゲート２４−３７と２４−３８はデコーダ２４−
４５に与えられ第９表に示す如くのデコーダ出力
を得るようになる。

【表】

【表】

【表】 デコーダ２４−４３の「０」出力はアタツク
「０」信号として取り出され、「１」出力、「２」
出力、「３」出力は夫々アンドゲート２４−４
６，２４−４７，２４−４８の一方入力端に、デ
コーダ２４−４４の「０」出力、「１」出力、
「２」出力、「３」出力は夫々アンドゲート２４−
４９，２４−５０，２４−５１，２４−５２の一
方入力端に、又、デコーダ２４−４５の「０」出
力、「１」出力、「２」出力、「３」出力は夫々ア
ンドゲート２４−５３，２４−５４，２４−５
５，２４−５６の一方入力端に接続される。２６
は時間測定回路で18ビツトからなるバイナリカウ
ンタで構成され８μｓ周期信号を計数するもので
ある。図中に於いてバイナリカウンタ２６の各段
に示した数字はバイナリ計数に伴う概略的な周期
時間を示したものである（実測値とは一部異な
る）。２４−５７〜２４−６３はデイレードフリ
ツプフロツプ（DFFと呼ぶ）でＤ端子には常時
「１」信号が与えられ、Ｃ端子には夫々バイナリ
カウンタの２ｍｓ、16ｍｓ、32ｍｓ、64ｍｓ、
128ｍｓ、256ｍｓ、512ｍｓの計測時間に対応す
るビツト段の出力が供給され、更に、これら
DFFは16ｍｓの計測時間に対応する初段からの
出力でリセツトされるようになつている。従つ
て、DFF２４−５７〜２４−６３のＱ側出力か
らは８μｓ幅のワンシヨツトのクロツク信号が出
力されるようになり、DFF２４−５７は立上り
クロツク信号φ_Sとして取り出される。DFF２４
−５８のＱ側出力は前記アンドゲート２４−４６
の他方入力端に、DFF２４−５９はアンドゲー
ト２４−４７へ、DFF２４−６０はアンドゲー
ト２４−４８と２４−４９へ、DFF２４−６１
はアンドゲート２４−５０へ、DFF２４−６２
はアンドゲート２４−５１、DFF２４−６３は
アンドゲート２４−５２の夫々の他方入力端へ供
給される。又、アンドゲート２４−５３〜２４−
５６の他方入力端にはバイナリカウンタの256ｍ
ｓ、512ｍｓ、1s、2sの計測時間に対応するビツ
ト段の出力が夫々印加されてなる。従つて、アン
ドゲート２４−４６〜２４−４８の出力はオアゲ
ート２４−６４に供給されアタツクタイム指示ス
イツチＭで指定されたデコーダ２４−４３の出力
に対応するアタツククロツク信号φ_Aを得るよう
になり、アンドゲート２４−４９〜２４−５２の
出力はオアゲート２４−６５に供給されリリース
タイム指示スイツチＮで指定されたデコーダ２４
−４４の出力に対応するリリースクロツク信号φ
_Rを、又、アンドゲート２４−５３〜２４−５６
の出力はオアゲート２４−６６に供給され周期時
間指示スイツチＯで指定されたデコーダ２４−４
５の出力に対応する周期クロツク信号φ_Tを得る
ようになる。 これらアタツククロツク信号φ_A、リリースク
ロツク信号φ_R、周期クロツク信号φ_Tの周期はデ
コーダ出力に対応して第７表、第８表、第９表に
示した如くになるものである。 前記オアゲート２４−３６は隣接するラインメ
モリの音量エンベローブの立上りにデイレイ時間
ｔを設けるか否かの立上り差有無指示スイツチＰ
の操作時の立上り差有指示によつて出力されるも
ので、指示がない時にはインバータ２４−６７か
ら出力信号が生じることになる。オアゲート２４
−３５，２４−３４，２４−３３は波形指示スイ
ツチＱの指令に応じて出力されるもので、更に、
オアゲート２４−３４，２４−３３の各出力及び
それら出力をインバータ２４−６８，２４−６９
で反転した出力は３種類の波形指令を得る波形指
令マトリツクス回路２４−７０に供給され、ここ
から第10表に示す様に鋸歯状波、三角波、矩形波
の指令信号を発生するようになる。更に、この波
形指令マトリツクス回路２４−７０の出力は波形
チエンジ指示スイツチＵの波形チエンジ指令が与
えられる波形チエンジマトリツクス回路２４−７
１に供給され、第10表に示した如くの関係でこの
波形チエンジマトリツクス回路２４−７０から波
形指令信号が出力される。

【表】 前記オアゲート２４−２９，２４−３０，２４
−３１，２４−３２の出力は夫々アンドゲート２
４−７２〜２４−７５の一方入力端に供給され、
他方入力端には第４Ｆ図に於けるFbメモリ１４
からの出力が供給される。このアンドゲート２４
−７２の出力及びインバータ２４−７６を介した
出力は前記波形チエンジマトリツクス回路２４−
７１に波形チエンジ指令信号として与えられる。
アンドゲート２４−７５の出力はオアゲート２４
−７７を介して−1/64指示信号のビブラート指令
信号として前述した第４Ｆ図のアンドゲート３７
−２に与えられる。アンドゲート２４−７４の出
力はトレモロ指令信号として後述するエンベロー
ブ値を1/2にする信号として取り出され、アンド
ゲート２４−７３からはオクターブチエンジ信号
として前述した第４Ｄ図に於ける１ビツトシフト
アツプ回路２７−３に＋１指令信号として供給さ
れる。更に重奏微差有無指示スイツチＶはアンド
ゲート２４−７８，２４−７９の夫々の一方入力
端に与えられ、アンドゲート２４−７８の他方入
力端には重奏制御回路２３の出力ライン２４−８
０から出力される（４重奏・K₂′・₁′）の信号
が、アンドゲート２４−７９の他方入力端には
（４重奏・₂′・K₁′）及び（２重奏・K₁′）のオ
ア出力ライン２４−８１からの出力信号が印加さ
れてなる。そして、このアンドゲート２４−７８
の出力は＋1/64指示信号として第４Ｆ図における
前記アンドゲート３７−１へ、又、アンドゲート
２４−７９の出力は−1/64指示信号としてオアゲ
ート２４−７７を介して前記アンドゲート３７−
２へ供給される。即ち、２重奏、４重奏の場合に
は演奏操作キー群３の１つのキー操作に対してラ
インメモリを複数、２重奏では２つ、４重奏では
４つを使用するものである。この２重奏の場合の
各ラインメモリk₀〜k₇に対する楽音，の対応
設定、重奏微差の指令によるビブラート変化、重
奏オクターブ指示キーによるオクターブ組み合わ
せ及び立上り差有無指示キーＰによる立上りデイ
レイ時間ｔの夫々の関連は第11表に示すものであ
る。

【表】 前記立上り差有無指示スイツチＰが操作されて
いない時にはインバータ２４−６７からの立上り
差無し信号が第４Ｆ図に於けるアンドゲート８−
６９に印加されており、又、このアンドゲート８
−６９には第４Ｂ図に於けるアンドゲート４−５
からの新キー有信号、第４Ｃ図に於けるオアゲー
ト２０−２１からの出力信号も印加されるように
なつている。従つて、このアンドゲート８−６９
は演奏操作キー群３の１つのキーが操作される
と、その操作キーのタイミング順にオアゲート８
−７０を介してFdメモリ１７の各ラインメモリ
に順次「１」信号を書き込む様になる。勿論、２
重奏、４重奏の指令がある場合には１つのキー操
作に対して複数ラインメモリの指定が行われるも
のである。そして、Fdメモリ１７に書き込まれ
た「１」信号はオアゲート３９−１、アンドゲー
ト８−４８、オアゲート８−７０を介して循環記
憶され、エンベローブメモリ１５に対する作動中
のラインメモリを指示することになる。一方、前
記立上り差有無指示スイツチＰが操作されている
時にはデイレイ指示信号が第４Ｆ図に於けるアン
ドゲート８−７１に印加され、アンドゲート８−
６９の出力は禁止される。このアンドゲート８−
７１には更に第４Ｂ図に於けるアンドゲート４−
５からの新キー有信号、第４Ａ図に於けるアンド
ゲート１−９から出力されるK₀信号も印加され
る。尚、この立上り差有無指示スイツチＰは２重
奏、４重奏の重奏指令の場合の第11表に示した立
上り時間差ｔを得る場合に使用されるのである。
従つて、このアンドゲート８−７１は演奏操作キ
ーが操作されるとk₀信号によつて最初のラインメ
モリk₀に対応して１μｓのみ出力されオアゲート
８−７０を介してFdメモリ１７に「１」信号が
書き込まれ同様に循環記憶される。そしてこの
Fdメモリ１７に書き込まれた「１」信号は最終
ラインメモリより１μｓの遅延を行う遅延回路３
９−２に印加され、その出力はアンドゲート３９
−３に与えられる。アンドゲート３９−３には
Fdメモリ１７の最終ラインメモリからの出力信
号をインバータ３９−４で反転した信号及び第４
Ｄ図に於けるオクターブ指定データメモリ９の３
ビツト出力がオアゲート３９−５を介して印加さ
れ、更に、前記した第４Ｅ図に於けるDFF２４
−５７からの立上りクロツク信号φ_Sが印加され
ている。このアンドゲート３９−３は、Fdメモ
リ１７のk₀ラインメモリに「１」信号があり次の
ラインメモリk₁に「１」信号がない状態で前記立
上りクロツク信号φ_Sを出力し、オアゲート３９
−６を介してアダー４０に＋１加算信号として供
給するものである。この場合、エンベローブメモ
リ１５のラインメモリk₁は、Fdメモリ１７の対
応するラインメモリk₁にまだ「１」信号が書き込
まれていない為に後述するアンドゲート３９−７
のゲートは開かれず、従つてエンベローブメモリ
１５のラインメモリk₁にはエンベローブ値の計数
値が記憶されない。即ち、この状態ではこのエン
ベローブメモリ１５のラインメモリk₁は立上り時
間差ｔを求める為に立上りクロツク信号φ_Sを計
数するアダー４０の出力の計数値記憶用として使
用されるのである。そして、このアダー４０で立
上りクロツク信号を１サイクル（８μｓ）毎に連
続して加算し、その出力よりキヤリー信号が出力
されると、そのキヤリー信号はオアゲート３９−
１を介してラインメモリk₁に「１」信号として書
き込まれるようになる。即ち、このアダー４０か
らキヤリー信号が出力される迄の時間がラインメ
モリk₀の次のラインメモリk₁のエンベローブの立
上り遅延時間ｔとなるもので、この場合、遅延時
間ｔは約30ｍｓとなるものである。この様にし
て、重奏指令の場合であつて立上り差有無指示ス
イツチＰにより立上り差有指示されている時に
は、第11表から解る様にFdメモリ１７の各ライ
ンメモリには直ちに「１」信号が書き込まれるの
ではなく、遅延時間ｔの後に書き込まれるのであ
る。特に４重奏指令の場合にはFdメモリ１７の
ラインメモリk₀に対してラインメモリｋにはｔ時
間後、ｋには2t時間後、k₃には3t時間後に順次ｔ
時間遅れて書き込まれるようになる。 この様にしてエンベローブメモリ１５に対して
の作動中のラインメモリがFdメモリ１７に書き
込まれ、このFdメモリ１７の出力は更に、アン
ドゲート３９−７，３９−８及び後述する加算値
決定回路４２のアンドゲート４２−１にも供給さ
れる。 一方、第４Ｅ図に於けるオアゲート２４−６
４，２４−６５から出力される夫々アタツククロ
ツク信号φ_A、リリースクロツク信号φ_Rは第４Ｆ
図に於けるアンドゲート８−７２，８−７３の一
方入力端に供給される。アンドゲート８−７２に
は更に第４Ｅ図に於けるアタツク「０」信号をイ
ンバータ８−７４で反転した信号及び後述する
Feメモリ１８の出力が供給されるオアゲート３
９−９の出力信号をインバータ８−７５で反転し
た出力信号も供給され、従つて、このアンドゲー
ト８−７２は第２図で示したエンベローブのアタ
ツク状態で且つアタツク「０」でないアタツク時
間を必要とする時に前記アタツククロツク信号φ
_Aを出力するものである。又、アンドゲート８−
７３の他方入力端には前記オアゲート３９−９の
出力信号が供給される様になつており、従つて、
このアンドゲート８−７３は、第２図で示したリ
リース状態ではリリースクロツク信号φ_Rを出力
する様になる。これらアンドゲート８−７２及び
８−７３の出力はオアゲート８−７６を介して
Fcメモリ１６の最終ラインメモリの出力と共に
オアゲート３９−１０に入力される。そして、こ
のオアゲート３９−１０の出力はアンドゲート３
９−１１，３９−１２の一方入力端に印加され
る。アンドゲート３９−１１の他方入力端には前
記アドレスステツプ計数値検出回路３１で検出さ
れた楽音波形の最終アドレスステツプ値の「63」
計数値検出信号が印加され、又アンドゲート３９
−１２にはこの「63」計数値検出信号をインバー
タ３９−１３で反転した信号が印加される。アン
ドゲート３９−１２の出力はアンドゲート８−４
７，８−６７を介してFcメモリ１６に帰還され
るようになる。即ち、アタツククロツク信号φ
_A、リリースクロツク信号φ_Rは楽音波形の最終ア
ドレスステツプ値に同期し且つFdメモリ１７に
記憶指定されたラインメモリに対してのみアンド
ゲート３９−７を介して出力される。前記Feメ
モリ１８は第２図に示したエンベローブのアタツ
ク状態かリリース状態を記憶するもので、アタツ
ク状態では「０」、リリース状態では「１」が書
き込み記憶されるもので、初期時にはアタツク状
態で「０」が書き込まれている。Feメモリ１８
の出力はオアゲート３９−９、インバータ３９−
１４を介して前記アンドゲート３９−８及び３９
−１５に印加されており、従つて、アタツク状態
ではアンドゲート３９−７から出力されるアタツ
ククロツク信号φ_Aがアンドゲート３９−１５、
オアゲート３９−６を介してアダー４０に＋１加
算信号として供給される。このアダー４０は最大
「15」計数値（２進数の「1111」）迄得られるもの
で、その４ビツト加算出力はアンドゲート８−４
３〜８−４６及び８−６３〜８−６６を介してエ
ンベローブメモリ１５に循環記憶されるようにな
る。エンベローブメモリ１５の４ビツト出力はエ
ンベローブ値検出回路４１を介して加算値決定回
路４２及びアダー４０の対応する入力端に供給さ
れると共に比較回路３６に印加される。又、エン
ベローブメモリ１５の４ビツト出力はエンベロー
ブ値検出回路４１のインバータ４１−１〜４１−
４に結合され、このエンベローブ値検出回路４１
で最大計数値「15」及び「０」計数値を検出する
ようになる。従つて、アタツククロツク信号φ_A
を加算しているアタツク状態でエンベローブ値が
最大計数値「15」になるとその検出信号はオアゲ
ート３９−９、アンドゲート８−４９及びアンド
ゲート８−６８を介してFeメモリ１８にリリー
ス状態の「１」信号を書き込むと共にインバータ
３９−４の出力は「０」状態になり、アンドゲー
ト３９−１５からのアタツククロツク信号φ_A出
力は禁止される。Feメモリ１８に「１」が書き
込まれることによりアダー４０には（−）指令信
号が供給されると共に今度はアンドゲート８−７
３からリリースクロツク信号φ_Rが出力される様
になる。このリリースクロツク信号φ_Rは更にオ
アゲート８−７６，３９−１０、アンドゲート３
９−１１、アンドゲート３９−７，３９−１６、
オアゲート３９−６を介してアダー４０に供給さ
れて第２図のエンベローブは最大計数値「15」よ
り減算されるリリース状態におかれる。このアン
ドゲート３９−１６はリリース状態の「０」計数
状態によるインバータ３９−１７の出力により出
力禁止状態になる。又、前記アンドゲート３９−
８に第４Ｅ図に於けるアタツク「０」指令信号も
印加されている。アタツク「０」指令信号はアタ
ツク状態を必要としないものであるため、アンド
ゲート３９−８の出力によりアダー４０を直接最
大計数値「15」に指定するようにし直ちにリリー
ス状態におくものである。 ここで、再び第３図を用いて楽音波形について
説明する。前記比較回路３６はエンベローブメモ
リ１５の４ビツト出力値と前記アドレスメモリ１
３の中４ビツト即ち２、４、８、16ウエイトビツ
トの出力とを比較し、一致検知信号及びアドレス
ステツプ数64の前半（０〜31）、後半（32〜63）
の前記一致検知信号の出力以前の前後半一致前検
知信号を出力するものである。即ち、第12表の比
較表から解る様に、エンベローブメモリ１５の出
力エンベローブ値が変わる毎にアドレスメモリ１
３の２、４、８、16ビツトウエイト出力のアドレ
スステツプ計数値との比較一致検知状態及び前後
半一致前検知状態が変化するもので、第３図の波
形状態もアタツク状態では(d)→(a)方向へ、リリー
ス状態では(a)→(d)方向へと音量値も含んで変化す
る様になる。

【表】 而して、第４Ｅ図に於ける波形指示スイツチＱ
及び波形チエンジスイツチＵによつて指定された
楽音波形の固定指令信号、三角波指令信号、矩形
波指令信号は夫々第４Ｆ図に於ける加算制御回路
４３に於けるアンドゲート４３−１〜４３−３の
一方入力端に供給される。このアンドゲート４３
−１〜４３−３の他方入力端には第４Ｄ図に於け
るデコーダ２７−１の第７オクターブの指令信号
をインバータ４３−４で反転した出力信号が印加
されている。アンドゲート４３−１〜４３−３の
出力及びその出力をインバータ４３−５〜４３−
７で反転した出力と共に波形決定マトリツクス回
路４３−８に供給される。従つて、この波形決定
マトリツクス回路４３−８の組合わせ選択指定に
よつて第３図に於ける５種の波形が得られること
になる。即ち、波形決定マトリツクス回路４３−
８は第13表に基づくものである。

【表】 この第13表から解るように、例えば、鋸歯状波
の浮動波形の指定であれば、アドレスメモリ１３
のラインメモリのアドレスステツプ計数記憶値が
「０」〜「31」の前半で且つ比較回路３６の前後
半一致前検知信号では各ステツプ毎に＋１信号を
出力し、一致したならば−Ｅ指令信号としてその
計数値分だけ直ちに減算するようにすればよいも
のである。そして、このマトリツクス回路４３−
８の５つの出力ラインを選択的にオア結合するこ
とにより、ライン４３−９に「Ｅ」信号、ライン
４３−１０に「１」信号、ライン４３−１１に
「−」指令信号を取り出すようにする。但し、こ
の「Ｅ」とは波形制御回路３８のアンドゲート３
８−１，３８−２，３８−４の出力時にエンベロ
ーブメモリ１５のエンベローブ値を示すものであ
る。「Ｅ」」信号は前記加算値決定回路４２のアン
ドゲート４２−２〜４２−９に印加され、「１」
信号はアンドゲート４２−１０に、（−）指令信
号は第４Ｇ図に於ける出力波形計数回路であるア
ダー４４及び４ビツトバイナリのアツプダウンカ
ウンタ４５−１に供給される。アンドゲート４２
−２〜４２−１０には前記Fdメモリ１７からの
エンベローブメモリ１５の作動中のラインメモリ
を指示するアンドゲート４２−１を介して第４Ｄ
図に於けるアンドゲート３５−１から出力される
音高クロツク周波数信号が結合される。又、この
アンドゲート４２−６〜４２−９には第４Ｅ図に
於けるトレモロ指令信号が供給され、アンドゲー
ト４２−２〜４２−５及び４２−１０にこのトレ
モロ指令信号を反転したインバータ４２−１１の
出力が結合される。更に、アンドゲート４２−２
〜４２−５には夫々エンベローブメモリ１５の４
ビツトパラレル出力が、又、アンドゲート４２−
６〜４２−９にもこのエンベローブメモリ１５の
４ビツトパラレル出力が結合されるものである。
そして、アンドゲート４２−２〜４２−５及びア
ンドゲート４２−７〜４２−９の出力は夫々オア
ゲート４２−１２〜４２−１４に結合され、それ
らオアゲート４２−１２〜４２−１４の出力は第
４Ｇ図に於けるアダー４４のB₁，B₂，B₃の入力
端に夫々供給される。又、アンドゲート４２−５
の出力はアダー４４のB₄入力端に、アンドゲー
ト４２−６及び４２−１０の出力は第４Ｇ図に於
けるオアゲート４２−１５を介してアダー４４の
B₀入力端に供給される。即ち、アンドゲート４
２−６〜４２−９は第４Ｅ図に於けるトレモロ指
令が供給された時に、エンベローブメモリ１５の
計数記憶値を1/2に制御するものである。尚、第
４Ｄ図に於けるデコーダ２７−１から出力される
第７オクターブの指令信号では加算制御回路４３
のアンドゲート４３−１，４３−２，４３−３の
出力は禁止される為、第３図に於ける鋸歯状波の
浮動波形のみが得られるようになつている。 ここで周期時間の設定について説明する。第４
Ｆ図に於けるFdメモリ１４の出力はイクスクル
−シブオアゲート８−７７，８−７８の一方入力
端に供給され、更にイクスクルーシブオアゲート
８−７８の他方入力端には第４Ｅ図に於ける同期
クロツク信号φ_Tが供給される。そしてこのイク
スクルーシブオアゲート８−７８の出力は前記ア
ドレスステツプ計数値検出回路３１での最終アド
レスの「63」計数値検出信号が印加されるアンド
ゲート８−７９を介してイクスクルーシブオアゲ
ート８−７７の他方入力端に結合され、イクスク
ルーシブオアゲート８−７７の出力はアンドゲー
ト８−４２，８−６２を介してFbメモリ１４の
入力側に結合されてなる。即ち、ビブラート指
令、トレモロ指令、オクターブチエンジ指令、波
形チエンジ指令も、周期クロツク信号φ_Tの矩形
波に対してアドレスメモリ１３における楽音波形
の最終アドレスステツプ値「63」の計数値検出信
号に同期して変化されるようになる。即ち、周期
クロツク信号φ_Tの「０」信号状態、「１」信号状
態への変化に対する「63」計数値検出信号に応じ
てアンドゲート８−７６の出力は変化しFbメモ
リ１４のラインメモリへの書き込み状態が変わる
ものである。 第４Ｇ図に於けるアダー４４の出力はラツチ回
路４５−２を介して再びアダー４４の対応する入
力端に帰還されると共にこのラツチ回路４５−２
の出力はＤ／Ａ変換回路４６の１、２、４、８、
16のビツトウエイト入力端に与えられる。又、前
記バイナリカウンタ４５−１はアダー４４からの
キヤリー信号に応じ且つ第４Ｆ図における「−」
指令信号の有無によつてアツプダウン計数され、
その４ビツト出力はＤ／Ａ変換回路４６の32、
64、128、256のビツトウエイト入力端に供給され
る。このバイナリカウンタ４５−１及びラツチ回
路４５−２は第４Ｄ図に於けるアンドゲート３５
−１から出力される音高クロツク周波数信号を受
け、１μｓ周期信号によつて同期が取られる
DFF回路４５−３のＱ側出力信号に同期して出
力されるようになる。そして、前記Ｄ／Ａ変換回
路４６のアナログ出力信号はアンプ４７を介して
スピーカ４８で楽音の音高音として得られる様に
なる。 次に上記実施例に基づく電子的楽器に於ける楽
音発生方式のより詳細な動作について説明する。
先ず、前記した様な基準となる楽音波形の頂部を
音量エンベローブの音量制御値に基づきカツトす
る波形変化の方式を第３図に於ける鋸歯状波の固
定波形の場合について説明する。従つて、今、第
４Ｅ図に於ける波形指示スイツチＱのＱ_１，Ｑ
_２がオン状態でＱ_３はオフ状態に設定される
とする。但し、楽音はのみとしＱ_１，Ｑ
_２，Ｑ_３はオフ状態とする。又、エンベローブ
時間指示スイツチのアタツクタイム指示スイツチ
Ｍ_１、リリースタイム指示スイツチＮ_１がオ
ン状態で他の指示スイツチＯ，Ｐ，Ｒ，Ｓ，Ｔ，
Ｕ，Ｖはオフ状態で指示されていないものとす
る。而して、波形指令マトリツクス回路２４−７
０からは鋸歯状波指令信号が出力され波形チエン
ジマトリツクス回路２４−７１に供給されるが、
波形チエンジ指令スイツチＵは指示されていない
為、この波形チエンジマトリツクス回路２４−７
１から出力信号は得られない。従つて、第４Ｆ図
に於ける加算制御回路４３のアンドゲート４３−
２，４３−３のゲートは閉じられる為、インバー
タ４３−６，４３−７から出力信号が生じマトリ
ツクス回路４３−８に与えられる。又、Ｑ_１ス
イツチにより固定波指示状態にある為アンドゲー
ト４３−１はインバータ４３−４により第７オク
ターブ以外で出力されマトリツクス回路４３−８
に供給されている。又、ここで第４Ｃ図に於ける
重奏オクターブ指示キー２２のＡ，Ｂ，Ｃ，Ｄは
夫々順に接点ａ，ｅ，ｊ，ｏに置かれているもの
とする。 この状態で、第４Ｂ図に於ける演奏操作キー群
３のF₁キー（第３表参照）を操作すると、前述
した様に第４Ｂ図に於けるシフトレジスタ４−１
のt₇のタイミングに同期する音階カウンタ５−
１、オクターブカウンタ５−３の計数値である
夫々「0110」、「100」が第４Ｄ図に於ける音階指
定データメモリ１２、オクターブ指定データメモ
リ９の先頭ラインメモリk₀に入力され循環記憶さ
れる。そして、このF₁キーは第１オクターブで
ある為、第４Ｄ図に於けるアダー２８−１から第
６表より解る様に256μｓ周期のキヤリー信号が
基準クロツク周波数信号として出力され、更にこ
の基準クロツク周波数信号は音階指定データメモ
リ１２に記憶された音階データに基づいて第４Ｄ
図に於けるクロツク数制御回路３５の３５−１か
ら出力される音高クロツク周波数信号が第１６図
に示した如く43890Hzとなるように制御されるも
のである。即ち、アドレスメモリ１３のラインメ
モリk₀に記憶される64ステツプの間の０〜63計数
値に応じて前記基準クロツク周波数信号の休止ク
ロツク数制御が行われる。このアドレスメモリ１
３の中４ビツトの出力は比較回路３６に供給され
てなる。 一方、F₁キーが操作されると第４Ｆ図に於け
る加減制御回路３９のアンドゲート３９−１５か
らアタツククロツク信号がアドレスメモリ１３の
最終計数値「63」に同期して出力されアダー４０
で加算され、その加算値はエンベローブメモリ１
５に記憶される様になる。このエンベローブメモ
リ１５の各ビツト出力は比較回路３６に供給され
ると共にアンドゲート４２−２〜４２−５にも印
加される。エンベローブメモリ１５のラインメモ
リk₀のエンベローブ値が第12表に示した如く10進
数の「０」の内容では波形の変化はない。そし
て、エンベローブ値が「１」ではアドレスメモリ
１３のラインメモリk₀のステツプ計数値が「２」
になる以前では比較回路３６からは前半一致前信
号が出力されている。この状態ではインバータ３
１−６は「１」信号出力状態にある為、アンドゲ
ート３８−５から出力信号が得られマトリツクス
回路４３−８からは＋１指令信号が発生し、オア
結合出力ライン４３−１０を介してアンドゲート
４２−１０に供給される。一方、Fdメモリ１７
のk₀ラインメモリにはF₁キー操作により「１」
が書き込まれている為、アンドゲート４２−１か
ら第４Ｄ図のアンドゲート３５−１から出力され
る音高クロツク周波数信号が出力されアンドゲー
ト４２−１０に印加される。従つてアンドゲート
４２−１０からこの音高クロツク周波数信号が第
４Ｇ図に於けるアダー４４に供給され順次加算さ
れるようになり、波形的には45度の角度で斜めに
上昇していくことになる。而して、アドレスメモ
リ１３のステツプ計数値が「２」になると比較回
路３６からは一致信号が出力され、アンドゲート
３８−４を介してマトリツクス回路４３−８に与
えられる。ところが、アンドゲート４３−１より
固定波指令がこのマトリツクス回路４３−８に印
加されている為、前記一致信号発生によつてはマ
トリツクス回路４３−８からはいずれの指令信号
も得られずオア結合出力ライン４３−９，４３−
１０，４３−１１には「Ｅ」、「１」、「−」の指令
信号は発生せず、従つてアダー４４では加減算は
行われることはなく、第３図から解る様に波形の
頂部をカツトする如く一致直前の計数状態を保持
することになる。而して、この保持状態はアドレ
スメモリ１３のアドレスステツプ数が「30」にな
る迄持続され、「30」になるとアンドゲート３８
−１より出力信号が得られマトリツクス回路４３
−８より−Ｅ指令信号が取り出される。これによ
つて、オア結合出力ライン４３−９にＥ指令信号
が、オア結合出力ライン４３−１１に（−）指令
信号が発生し、Ｅ指令信号はアンドゲート４２−
２〜４２−５に、（−）指令信号は第４Ｇ図に於
けるアダー４４及びバイナリカウンタ４５−１に
供給される。従つて、アンドゲート４２−２〜４
２−５からはエンベローブメモリ１５のエンベロ
ーブ値「１」（２進数で1000）が出力されアダー
４４でＥの値即ち「１」計数値分減算される様に
なる。そして、以降は64アドレスステツプ迄アダ
ー４４の出力は「０」状態を保持する。而して、
このエンベローブ値が「１」の間は波形として
は、アドレスステツプ数が「２」〜「30」迄アダ
ー４４での計数停止状態におかれ最大計数値
「１」状態を保持する頂部カツト状態の波形が繰
り返される。以下、エンベローブ値が「２」、
「３」、……、「15」になるに従つてその音量エン
ベローブ値の制御値に基づいて波形の頂部がカツ
トされ、アタツク状態では第３図ｄ→ａ方向へ
と、リリース状態ではａ→ｄ方向へと音量値を含
んで波形変化していくのである。例えば第３図ｄ
ではエンベローブ値が「４」でアドレスステツプ
数が「８」〜「30」迄同様に、ｃではエンベロー
ブ値が「８」でアドレスステツプ数が「16」〜
「30」迄、ｂではエンベローブ値が「12」でアド
レスステツプ数が「24」〜「30」迄、頂部カツト
され、又ａでエンベローブ値が「15」でカツトさ
れない波形となる様に変化する。即ち、鋸歯状態
で且つ固定波の指示状態では基準波形の頂部を音
量エンベローブの当該エンベローブ値に基づきカ
ツトする様にアダー４４での計数停止が行われる
様に制御され波形自体がエンベローブ値に従つて
変化する為音色の変化を伴う楽音を発生するので
ある。 又、矩形波で且つ固定波の指示、三角波指示状
態であつても、エンベローブ値に基づいて波形の
頂部がカツトされるように第３図に示した波形変
化による音色の変化を伴つた楽音を発生されるの
である。 次に基準となる楽音波形の振幅パルス幅を伸縮
する波形変化の方式を第３図に於ける鋸歯状波の
浮動波形の場合について説明する。従つて、今第
４Ｅ図に於ける波形指示スイツチＱ_１がオフ状
態で、Ｑ_２がオン状態、Ｑ_３がオフ状態に設
定される。その他の指示スイツチの設定状態は前
述した頂部カツト方式の説明の場合と同様である
とする。而して、この場合には第４Ｆ図に於ける
加算制御回路４３のアンドゲート４３−１は浮動
波指令の為に出力されず、従つてインバータ４３
−５から出力信号がマトリツクス回路４３−８に
供給されている。尚、この振幅パルス幅の伸縮を
伴う波形変化の方式が前述の頂部カツト方式と相
違する点は第３図から解る様に比較回路３６から
一致信号が出力されると直ちにアダー４４によつ
て当該のエンベローブ値に対応する数値を減算す
る様に制御される点にある。即ち、例えばエンベ
ローブメモリ１５の計数記憶値が「４」の場合に
はアドレスメモリ１３のアドレスステツプ数が
「８」になると比較回路３６から一致信号が発生
しアンドゲート３８−４を介してマトリツクス回
路４３−８に印加される。従つて、このマトリツ
クス回路４３−８からは−Ｅ指令信号が出力さ
れ、オア結合出力ライン４３−９にＥ指令信号
が、オア結合出力ライン４３−１１に（−）指令
信号が取り出され、Ｅ指令信号はアンドゲート４
２−２〜４２−５へ、（−）指令信号は第４Ｇ図
に於けるアダー４４及びバイナリカウンタ４５−
１に供給される。従つて、アンドゲート４２−２
〜４２−５からはエンベローブメモリ１５のエン
ベローブ記憶値「４」（２進数で0010）が出力さ
れアダー４４でＥの値即ち「４」計数値分減算さ
れる様になる。そして、以降は64アドレスステツ
プ迄アダー４４の出力は「０」状態を保持する。
結局、鋸歯状波の浮動波指示状態では第３図から
解る様に、エンベローブ値に従つて、アタツク状
態では(d)→(a)方向へ、リリース状態では(a)→(d)方
向へ次第に波形変化するもので、エンベローブの
制御値に対応して基準波形の振幅パルス幅が伸縮
される様に制御されて楽音発生されるものであ
る。 同様に、矩形波の浮動波指示の場合にもエンベ
ローブ制御値に基づいて基準波形の振幅パルス幅
が次第に変化されて音色の変化を伴う楽音が発生
される様になる。 上述した頂部カツト方式、振幅パルス幅伸縮方
式による波形変化は波形指示に基づいて各ライン
メモリに対して独立して行うことが出来、従つ
て、複数演奏操作キーの同時押しによる和音の場
合にはこれら複数の任意設定されるラインメモリ
に対する楽音波形の合成した波形が得られる様に
なる。 尚、上述した第１図、第４図による実施例で
は、エンベローブメモリ１５に記憶されるエンベ
ローブ値はアダー４０へ供給されるアタツククロ
ツク信号φ_A、リリースクロツク信号φ_Rによつて
第２図に示した様なエンベローブ特性が得られる
如くにしたがこれは例えば第１７図に示したエン
ベローブ特性が得られる様にしてもよい。即ち、
第１７図から解る様に、エンベローブのリリース
状態に於けるリリースクロツク信号をφ_R1，φ_R2
（周波数はφ_R1＞φ_R2でφ_R2＝φ_R1／２の関係）の
２つを用いて、リリース状態の特定計数値から以
降はφ_R2のクロツク信号にて減算計数させ、この
リリース状態をより緩やかに保持させるものであ
る。この場合、リリースクロツク信号φ_R2はリリ
ースクロツク信号φ_R1の出力を1/2分周して得ら
れる様に構成してもバイナリカウンタ２６の該当
する時間測定段から取り出す様にしてもよいもの
である。その他、リリースクロツク信号は３以上
用いても、又、任意の時間周期信号を選択的に用
いる様にしてもよい。又、前記メモリ９〜１８は
RAM（ランダムアクセスメモリ）を用いて構成
することも出来る。更に、演奏操作キー３、サス
テイン指示スイツチ６、重奏オクターブ指示キー
２２、楽音制御指示キー２５はタツチスイツチ等
で構成してもよく、又、サステインスイツチ６、
重奏オクターブ指示キー２２、楽音制御指示キー
２５は機械的若しくは電子的なロツク可能なキー
構成とすることができる。前述した楽音波形も三
角、矩形、鋸歯状波以外の波形でもよいし、楽音
の数も２つ以上にすることも出来る。その他実施
例の回路構成に限定されることなく、本発明の要
旨を逸脱しない範囲で種々変更可能なことは勿論
である。 以上詳述した如く本発明によれば、音量の変化
にあわせて音色の時間的変化を得ることができる
ものであり、しかもその第１発明にあつては、波
形信号の頂部をエンベロープ信号に従つてカツト
することにより、また第２発明にあつては、発生
楽音の音高に対応する周期に対して、波形信号を
発生する発生期間をエンベロープ信号に従つて変
化させることにより実現するために、簡単な回路
構成で音楽的に好ましい楽音を発生することがで
きるという利点がある。

【図面の簡単な説明】

第１図は本発明に係る電子的楽器の概略構成
図、第２図は第１図に係るエンベローブを説明す
る図、第３図は第１図に係る楽音波形を説明する
図、第４Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ図は第１図
の具体的回路構成図、第５図は第４図の接続説明
図、第６図は第４Ａ図に於ける各種制御信号作成
回路の基準となるタイムチヤート、第７図は第４
Ａ図に於ける音階カウンタに係るタイムチヤー
ト、第８図は第４Ａ図に於けるオクターブカウン
タに係るタイムチヤート、第９図は第４Ｂ図の演
奏操作キーの入力検出回路に係るタイムチヤー
ト、第１０図は第４Ａ図に於ける各種制御信号作
成回路に係るキー入力に関連するタイムチヤー
ト、第１１図は第４Ａ図の各種制御信号作成回路
に於けるラインメモリに関連する説明図、第１２
図は第４Ａ図の各種制御信号作成回路に於ける２
重奏についての説明図、第１３図は同じく４重奏
についての説明図、第１４図は第４Ａ図に於ける
演奏操作キーの入力に関連するタイムチヤート、
第１５図は第４Ｄ図に於ける休止クロツク数の制
御に関連する説明図、第１６図は第４Ｄ図に関連
する音高クロツク周波数を説明する図、第１７図
はエンベローブの他の例を説明する図である。 １……各種制御信号作成回路、３……演奏操作
キー群、４……演奏操作キーの入力検出回路、５
……音階、オクターブカウンタ、７……キー無し
制御回路、８……各種制御回路、９……オクター
ブ指定データメモリ、１０……オクターブビツト
メモリ、１１……Faメモリ、１２……音階指定
データメモリ、１３……アドレスメモリ、１４…
…Fbメモリ、１５……エンベローブメモリ、１
６……Fcメモリ、１７……Fdメモリ、１８……
Feメモリ、２４……楽音制御回路、２５……楽
音制御指示スイツチ、２６……時間測定回路、２
８……アダー、２９……デコーダ、３０……選択
回路、３１……アドレスステツプ計数値検出回
路、３２……ステツプ数検出マトリツクス回路、
３３……アダー、３４……休止クロツク数作成マ
トリツクス回路、３５……クロツク数制御回路、
３６……比較回路、３８……波形制御回路、３９
……加減制御回路、４０……アダー、４１……エ
ンベローブ値検出回路、４２……加算値決定回
路、４３……加算制御回路、４４……アダー、４
５……出力制御回路、４６……Ｄ／Ａ変換回路、
４７……アンプ、４８……スピーカ、２４−５〜
２４−７，２４−１９〜２４−２１……アンドゲ
ート、２４−３３〜２４−３５……オアゲート、
３８−１，３８−２，３８−４〜３８−６，４２
−１〜４２−５，４２−１０，４３−１〜４３−
３……アンドゲート、３８−３，４３−５〜４３
−７……インバータ、４３−８……マトリツクス
回路、４３−９〜４３−１１……オア結合出力ラ
イン、４５−１……バイナリカウンタ、４５−２
……ラツチ回路。

Claims (1)

1. 【特許請求の範囲】 １ １サイクルを複数ステツプで歩進するアドレ
   ス計数手段と、 このアドレス計数手段の歩進に従つて波形信号
   を発生する波形信号発生手段と、 音量レベルを決定するエンベロープ信号を発生
   するエンベロープ信号発生手段と、 このエンベロープ信号発生手段から発生される
   上記エンベロープ信号に従つて、上記波形信号発
   生手段から発生される上記波形信号の頂部をカツ
   トする制御手段と を具備し、上記エンベロープ信号発生手段から発
   生される上記エンベロープ信号に応じて、上記波
   形信号発生手段から発生される上記波形信号に基
   づき出力する楽音の音量と音色とを時間的に変化
   させるようにしたことを特徴とする楽音発生装
   置。 ２ １サイクルを複数ステツプで歩進するアドレ
   ス計数手段と、 このアドレス計数手段の歩進に従つて波形信号
   を発生する波形信号発生手段と、 音量レベルを決定するエンベロープ信号を発生
   するエンベロープ信号発生手段と、 上記波形信号発生手段から発生される上記波形
   信号に基づき発生する楽音の音高に対応する周期
   に対して、上記波形信号の発生する発生期間を上
   記エンベロープ信号発生手段から発生される上記
   エンベロープ信号に従つて変化させる制御手段と を具備し、上記エンベロープ信号発生手段から発
   生される上記エンベロープ信号に応じて、上記波
   形信号発生手段から発生する上記波形信号に基づ
   き出力する楽音の音量と音色とを時間的に変化さ
   せるようにしたことを特徴とする楽音発生装置。