JPS6122791B2 - - Google Patents
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- JPS6122791B2 JPS6122791B2 JP53022956A JP2295678A JPS6122791B2 JP S6122791 B2 JPS6122791 B2 JP S6122791B2 JP 53022956 A JP53022956 A JP 53022956A JP 2295678 A JP2295678 A JP 2295678A JP S6122791 B2 JPS6122791 B2 JP S6122791B2
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- striking
- hour
- circuit
- sound
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-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G13/00—Producing acoustic time signals
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Electric Clocks (AREA)
Description
【発明の詳細な説明】
本発明は、電子時打装置に関するもので、その
目的とするところは時打数の設定が容易に行なえ
る電子時打装置を提供するにあり、以下実施例に
よつて説明する。
目的とするところは時打数の設定が容易に行なえ
る電子時打装置を提供するにあり、以下実施例に
よつて説明する。
第１図は本発明の一実施例の全体回路を示し、
水晶発振時計からの発振信号を入力端３から入力
して分周し、打音周期パルス信号を取出す分周回
路１と、分周回路１の所定分周段からの出力を入
力して分周し、ミキシングゲートOR1にて音声用
クロツク信号を作成するための分周回路２とから
発振部を構成している。分周回路２はカウンタ
B1分周出力を第１の音声周波数信号ｆとし、カ
ウンタB2の分周出力を第２の音声周波数信号f2と
し、一方の音声周波数信号f1をミキシングゲート
OR1の一入力に入力せしめるととも他方の音声周
波数信号f2をミキシングゲートOR1の他入力に直
接入力せしめ、ミキシングゲートOR1のオーアゲ
ート出力を音声用クロツク信号として取出すよう
になつている。図中５は電源スイツチ（図示せ
ず）の投入したときにこれを検出してコンデンサ
CX、抵抗Ｒxの時定数とインバータIN1のスレシ
ヨルドレベルによつて決定されるパルス幅のパル
ス信号を出力する電源投入検知部であり、この電
源投入検知部５のパルス信号にてフリツプフロツ
プFF1の初期出力を“１”レベルに決定するとと
もに、後記の時打数設定回路１１のカウンタ１を
リセツトする。６は水晶時計から正時信号が入力
すると動作する正時信号発生回路で、この正時信
号発生回路６は正時信号スイツチSW1を正時信号
の入力と同時にオンして、信号を出力する。７は
時刻合わせ回路であつて、外部操作可能に設けた
時刻合わせ用のスイツチSW2を投入すると、上記
フリツプフロツプFF1の出力を“０”レベルに設
定するための信号を出力する。８は時打音をいか
なる正時のときでも１個に設定するためのスキツ
プ信号発生回路であり、また９はいかなる正時の
ときでも時打音を発生させないようにするための
ストツプ信号発生回路で、これらのスキツプ信号
発生回路８、ストツプ信号発生回路９のスイツチ
はロータリスイツチRSのｃ端子、ｄ端子にて構
成されロータリスイツチRSの切換接点ｒが所定
端子に切換えられたときに信号を発生させる。ロ
ータリスイツチRSは別にａ端子と、ｂ端子とを
有し、ａ端子は音量等の調整の際に使用する連続
打音発生回路１０のスイツチを構成し、ｂ端子は
前記時刻合わせ回路７のスイツチSW2に直列に接
続されており、時刻合わせ時に当端子に投入され
ると時刻合わせが可能となるものである。１１は
時打数設定回路であつて、上記分周回路１からの
出力信号（打音周期パルス信号）を入力させてカ
ウントし、時数合わせ用の打音周期パルス信号又
は正時用の打音周期パルス信号を所定数減衰回路
１２へ出力設定する。１３は打ち終りの打音の
み、それ以前の打音間隔より半拍遅らせるために
打音周期パルス信号を処理する遅延回路であり、
１４は減衰回路１２の出力信号を増幅してスピー
カ１５にて時打音を発鳴させるための増幅部であ
る。
水晶発振時計からの発振信号を入力端３から入力
して分周し、打音周期パルス信号を取出す分周回
路１と、分周回路１の所定分周段からの出力を入
力して分周し、ミキシングゲートOR1にて音声用
クロツク信号を作成するための分周回路２とから
発振部を構成している。分周回路２はカウンタ
B1分周出力を第１の音声周波数信号ｆとし、カ
ウンタB2の分周出力を第２の音声周波数信号f2と
し、一方の音声周波数信号f1をミキシングゲート
OR1の一入力に入力せしめるととも他方の音声周
波数信号f2をミキシングゲートOR1の他入力に直
接入力せしめ、ミキシングゲートOR1のオーアゲ
ート出力を音声用クロツク信号として取出すよう
になつている。図中５は電源スイツチ（図示せ
ず）の投入したときにこれを検出してコンデンサ
CX、抵抗Ｒxの時定数とインバータIN1のスレシ
ヨルドレベルによつて決定されるパルス幅のパル
ス信号を出力する電源投入検知部であり、この電
源投入検知部５のパルス信号にてフリツプフロツ
プFF1の初期出力を“１”レベルに決定するとと
もに、後記の時打数設定回路１１のカウンタ１を
リセツトする。６は水晶時計から正時信号が入力
すると動作する正時信号発生回路で、この正時信
号発生回路６は正時信号スイツチSW1を正時信号
の入力と同時にオンして、信号を出力する。７は
時刻合わせ回路であつて、外部操作可能に設けた
時刻合わせ用のスイツチSW2を投入すると、上記
フリツプフロツプFF1の出力を“０”レベルに設
定するための信号を出力する。８は時打音をいか
なる正時のときでも１個に設定するためのスキツ
プ信号発生回路であり、また９はいかなる正時の
ときでも時打音を発生させないようにするための
ストツプ信号発生回路で、これらのスキツプ信号
発生回路８、ストツプ信号発生回路９のスイツチ
はロータリスイツチRSのｃ端子、ｄ端子にて構
成されロータリスイツチRSの切換接点ｒが所定
端子に切換えられたときに信号を発生させる。ロ
ータリスイツチRSは別にａ端子と、ｂ端子とを
有し、ａ端子は音量等の調整の際に使用する連続
打音発生回路１０のスイツチを構成し、ｂ端子は
前記時刻合わせ回路７のスイツチSW2に直列に接
続されており、時刻合わせ時に当端子に投入され
ると時刻合わせが可能となるものである。１１は
時打数設定回路であつて、上記分周回路１からの
出力信号（打音周期パルス信号）を入力させてカ
ウントし、時数合わせ用の打音周期パルス信号又
は正時用の打音周期パルス信号を所定数減衰回路
１２へ出力設定する。１３は打ち終りの打音の
み、それ以前の打音間隔より半拍遅らせるために
打音周期パルス信号を処理する遅延回路であり、
１４は減衰回路１２の出力信号を増幅してスピー
カ１５にて時打音を発鳴させるための増幅部であ
る。
次に本発明の一実施例回路動作を説明する。
今、電源スイツチ（図示せず）が投入されると、
第２図ａのように電源投入検知部５からパルス信
号が発生して、第２図ｂのようにフリツプフロツ
プFF1の出力状態を“１”レベルに設定するとと
もに時打数設定回路１１のカウンタC1をリセツ
トする。次いでロータリスイツチRSをｂ端子に
切換えて、時刻合わせ回路７スイツチSW2を投入
すると、時刻合わせ回路７から第２図ｃに示すパ
ルス信号αが出力してフリツプフロツプFF1が
“０”レベル出力に反転する。フリツプフロツプ
FF1が“０”レベルに反転すると、分周回路１の
シフトレジスタ１ａにデータ入力して、ノア回路
NOR1から第２図ｅのようにパルス信号が出力し
て分周段FF14乃至FF2をリセツトする。そして分
周段FF15のQ15出力が“１”レベルになつた瞬間
後（msec単位）に、ナンド回路NAND1から分周
出力たる打音周期パルス信号が第２図ｆのように
出力され更に遅延回路１３のノア回路NOR2，
NOR3等を介して、減衰回路１２へ出力されトラ
ンスフアゲートTG２，TG３をオン、オフし、増
幅部１４のスピーカ５を鳴動させる。このとき分
周回路２からの音声用クロツク信号は上記の打音
周期パルス信号によるトランスフアゲートTG
２，TG３のオンオフにて変調され所定の音色を
持つ時打音信号となる。さて上記ナンド回路
NAND1から出力した打音周期パルス信号は同時
に時打数設定回路１１へ入力する。即ち上述のス
イツチSW2を投入した時点でカウンタC1がリセ
ツトされ、打音周期パルス信号がゲート回路１７
を介して第２図ｉのように入力する。この際時刻
合わせ回路７のノア回路NOR4出力パルス＜第２
図ｃ＞が、第２図ｈのようにフリツプフロツプ
FF21の出力を“０”レベルに設定するため、打
音周期パルス信号がプリセツトカウンタC2へは
入力しないように制御されると同時にカウンタ
C1のデータの補数をプリセツトカウンタC2の各
ビツトにパラレルセツトする。さて現在時の数と
同数の時打音を確認してスイツチSW2をオフする
と、ノア回路NOR5からパルス信号βが１個第２
図ｄのように出力してカウンタC1の各ビツトの
出力を１個進める。これは次に正時信号が入つて
“時刻合わせ”した時刻数の次の時刻数を打音す
るためにカウンタC1を設定するもので、例えば
４時に時刻合わせを行なうと、カウンタC1には
５個のパルス信号が入ると同時にフリツプフロツ
プFF1を反転させてその出力を“１”レベルに設
定する。従つてナンド回路NAND1の出力は存在
するが、ノア回路NOR2の出力、即ち打音周期パ
ルス信号の他の回路への出力は停止する。第２図
ｊ乃至ｍはカウンタC1のQ1出力、Q2出力、Q4出
力、Q8出力を示す。
今、電源スイツチ（図示せず）が投入されると、
第２図ａのように電源投入検知部５からパルス信
号が発生して、第２図ｂのようにフリツプフロツ
プFF1の出力状態を“１”レベルに設定するとと
もに時打数設定回路１１のカウンタC1をリセツ
トする。次いでロータリスイツチRSをｂ端子に
切換えて、時刻合わせ回路７スイツチSW2を投入
すると、時刻合わせ回路７から第２図ｃに示すパ
ルス信号αが出力してフリツプフロツプFF1が
“０”レベル出力に反転する。フリツプフロツプ
FF1が“０”レベルに反転すると、分周回路１の
シフトレジスタ１ａにデータ入力して、ノア回路
NOR1から第２図ｅのようにパルス信号が出力し
て分周段FF14乃至FF2をリセツトする。そして分
周段FF15のQ15出力が“１”レベルになつた瞬間
後（msec単位）に、ナンド回路NAND1から分周
出力たる打音周期パルス信号が第２図ｆのように
出力され更に遅延回路１３のノア回路NOR2，
NOR3等を介して、減衰回路１２へ出力されトラ
ンスフアゲートTG２，TG３をオン、オフし、増
幅部１４のスピーカ５を鳴動させる。このとき分
周回路２からの音声用クロツク信号は上記の打音
周期パルス信号によるトランスフアゲートTG
２，TG３のオンオフにて変調され所定の音色を
持つ時打音信号となる。さて上記ナンド回路
NAND1から出力した打音周期パルス信号は同時
に時打数設定回路１１へ入力する。即ち上述のス
イツチSW2を投入した時点でカウンタC1がリセ
ツトされ、打音周期パルス信号がゲート回路１７
を介して第２図ｉのように入力する。この際時刻
合わせ回路７のノア回路NOR4出力パルス＜第２
図ｃ＞が、第２図ｈのようにフリツプフロツプ
FF21の出力を“０”レベルに設定するため、打
音周期パルス信号がプリセツトカウンタC2へは
入力しないように制御されると同時にカウンタ
C1のデータの補数をプリセツトカウンタC2の各
ビツトにパラレルセツトする。さて現在時の数と
同数の時打音を確認してスイツチSW2をオフする
と、ノア回路NOR5からパルス信号βが１個第２
図ｄのように出力してカウンタC1の各ビツトの
出力を１個進める。これは次に正時信号が入つて
“時刻合わせ”した時刻数の次の時刻数を打音す
るためにカウンタC1を設定するもので、例えば
４時に時刻合わせを行なうと、カウンタC1には
５個のパルス信号が入ると同時にフリツプフロツ
プFF1を反転させてその出力を“１”レベルに設
定する。従つてナンド回路NAND1の出力は存在
するが、ノア回路NOR2の出力、即ち打音周期パ
ルス信号の他の回路への出力は停止する。第２図
ｊ乃至ｍはカウンタC1のQ1出力、Q2出力、Q4出
力、Q8出力を示す。
さてこの状態で、正時信号が入力して正時信号
発生回路６のノア回路NOR6から第３図ａのよう
にパルス信号γが出力してフリツプフロツプFF1
を反転させその出力を“０”レベルとし、上述の
時刻合わせ同様に打音周期パルス信号を出力させ
る。このとき同時にフリツプフロツプFF21を反
転させて出力を“１”レベルに設定し、打音周期
パルスがカウンタC1には入力せず、第３図ｂの
ようにプリセツトカウンタC2に入力するように
時打数設定回路１１を制御する。さて上述のよう
に“時刻合わせ”時に、カウンタC1のデータの
補数がプリセツトカウンタ２の各ビツトにパラレ
ルセツトされているため、例えば、今４時に“時
刻合わせ”された状態ではカウンタC1には５
個、即ち〔0101〕のデータが存在しており、その
ため、プリセツトカウンタC2にはその補数であ
る〔1010〕が各ビツトにパラレルセツトされてい
る。そこでフリツプフロツプFF21の出力が
“１”レベル出力となつた瞬間にプリセツトカウ
ンタC2の入力Ｃは“１”レベルとなつてプリセ
ツトカウンタC2のQ1出力へ１個のパルスを送り
カウントする。従つて打音周期パルス信号がプリ
セツトカウンタC2へ入力してくる前に１個カウ
ントするため、各Q8，Q4，Q2，Q1の〔1010〕の
カウント内容が〔1011〕となつて、その後打音周
期パルス信号が１個入力する毎にカウント内容が
〔1100〕，〔1101〕，〔1110〕，〔1111〕，〔0000〕の
よ
うに変わり、プリセツトカウンタC2は減算回路
として機能する。第３図ｃ乃至ｆはプリセツトカ
ウンタC2の各ビツトQ1，Q2，Q4，Q8出力を示
す。即ち最初に設定した数〔例えば５の補数〕に
５を減算すると０となる。こここで例えば５時を
正時打音する場合５個の時打音、即ち“打ち終り
音”を他の打音から特徴づけたいという時、その
“打ち終り音”の１個手前の４個目のビツト出力
〔1111〕を使つて、５個目の音を検出することに
よつて打音間隔や減衰時間を変えることができる
のである。この〔1111〕を検出するのはナンド回
路NAND2であつて、〔1111〕にプリセツトカウン
タC2の各ビツト出力がなつた時に第３図ｇのよ
うに遅延回路１３への出力を生じ、分周回路１の
ナンド回路NAND1からノア回路NOR2を介して出
力する打音周期パルス信号を停止させる。一方遅
延回路１３のナンド回路NAND3は、“打ち終り
音”をそれまでの打音間隔に対して半拍遅らせる
ために、上記ナンド回路NAND1の打音周期パル
ス信号の出力と同時にこの出力に半拍遅れて第２
図ｇに示すような打音周期パルス信号を出力する
もので、時打数設定回路１１のナンド回路
NAND2に第３図ｇの出力が生じると、ノア回路
NOR7を通じて第３図ｈのようにナンド回路
NAND3の出力がフリツプフロツプFF22，FF23か
ら構成される２ビツトのカウンタC3へ入力する
こととなる。このカウンタC3は打音周期パルス
信号をナンド回路NAND1からナンド回路NAND3
へ切換えると同時にこの打音周期パルス信号を時
打音用とすると、逆に半拍早い打音出力となるの
で、このナンド回路NAND2からの打音周期パル
ス信号を第３図ｉ，ｊのようにカウントして２ビ
ツト目の出力、即ち１個手前の打音周期パルス信
号に対して１ビツト遅らせた信号を得るようにし
たものであり、この打音周期パルス信号たる出力
がノア回路NOR3を介して時打数設定回路１１の
プリセツトカウンタC2へ入力してそのビツト出
力を〔1111〕から〔0000〕とする。従つてノア回
路NOR8から信号が発生し、レジスタ１６へ入力
する。そしてレジスタ１６の出力によつて第３図
ｏのようにノア回路NOR9に出力が生じ、フリツ
プフロツプFF24の出力を“０”レベルとし、ト
ランスフアゲートTGをオフとする。このトラン
スフアゲートTG１のオフによつて減衰ループか
ら抵抗Ｒgを切離す。即ち減衰回路１２はコンデ
ンサCOと、抵抗Ｒhと、抵抗Ｒgとの並列回路か
ら減衰ループを構成しているものであるが抵抗Ｒ
gを切離すと、その減衰時定数はτ＝CO・Ｒhと
なつて大きくなり、減衰時間が長くなる。従つて
プリセツトカウンタC2のカウンタ内容たる各ビ
ツト出力〔1111〕〕によつて検出された“打ち終
り音”はそれ以前の時打音に比して長く余韻を持
つこととなる。この時打音出力と同時にレジスタ
１６のＱg３出力によつて、打音停止信号が出力
され、フリツプフロツプFF1の出力状態を“１”
レベルとし、ナンド回路NAND1，NAND3からの
打音周期パルス信号をノア回路NOR2，NOR7を
閉じることにより、各部への出力を停止させる。
同時に上記Ｑg３の出力をカウンタC1へ出力し
て、次の正時の時打数にカウンタ内容を設定す
る。またこのときフリツプフロツプFF21を反転
してその出力を“０”レベルとして、カウンタ
C1の内容をプリセツトカウンタC2にパラレルセ
ツトするようにゲート１８を開く。このようにし
て次の正時信号に対してスタンバイするのであ
る。第３図ｋはノア回路NOR8の出力を示し、同
図，ｍ，ｎはレジスタ１６のＱg１，Ｑg２，Ｑ
g３出力を示し、尚これらのｍ，ｎ並びに上記ｏ
のタイムスケールは拡大している。又第３図ｐは
時刻合わせ時と正時の際の時打音を示す。
発生回路６のノア回路NOR6から第３図ａのよう
にパルス信号γが出力してフリツプフロツプFF1
を反転させその出力を“０”レベルとし、上述の
時刻合わせ同様に打音周期パルス信号を出力させ
る。このとき同時にフリツプフロツプFF21を反
転させて出力を“１”レベルに設定し、打音周期
パルスがカウンタC1には入力せず、第３図ｂの
ようにプリセツトカウンタC2に入力するように
時打数設定回路１１を制御する。さて上述のよう
に“時刻合わせ”時に、カウンタC1のデータの
補数がプリセツトカウンタ２の各ビツトにパラレ
ルセツトされているため、例えば、今４時に“時
刻合わせ”された状態ではカウンタC1には５
個、即ち〔0101〕のデータが存在しており、その
ため、プリセツトカウンタC2にはその補数であ
る〔1010〕が各ビツトにパラレルセツトされてい
る。そこでフリツプフロツプFF21の出力が
“１”レベル出力となつた瞬間にプリセツトカウ
ンタC2の入力Ｃは“１”レベルとなつてプリセ
ツトカウンタC2のQ1出力へ１個のパルスを送り
カウントする。従つて打音周期パルス信号がプリ
セツトカウンタC2へ入力してくる前に１個カウ
ントするため、各Q8，Q4，Q2，Q1の〔1010〕の
カウント内容が〔1011〕となつて、その後打音周
期パルス信号が１個入力する毎にカウント内容が
〔1100〕，〔1101〕，〔1110〕，〔1111〕，〔0000〕の
よ
うに変わり、プリセツトカウンタC2は減算回路
として機能する。第３図ｃ乃至ｆはプリセツトカ
ウンタC2の各ビツトQ1，Q2，Q4，Q8出力を示
す。即ち最初に設定した数〔例えば５の補数〕に
５を減算すると０となる。こここで例えば５時を
正時打音する場合５個の時打音、即ち“打ち終り
音”を他の打音から特徴づけたいという時、その
“打ち終り音”の１個手前の４個目のビツト出力
〔1111〕を使つて、５個目の音を検出することに
よつて打音間隔や減衰時間を変えることができる
のである。この〔1111〕を検出するのはナンド回
路NAND2であつて、〔1111〕にプリセツトカウン
タC2の各ビツト出力がなつた時に第３図ｇのよ
うに遅延回路１３への出力を生じ、分周回路１の
ナンド回路NAND1からノア回路NOR2を介して出
力する打音周期パルス信号を停止させる。一方遅
延回路１３のナンド回路NAND3は、“打ち終り
音”をそれまでの打音間隔に対して半拍遅らせる
ために、上記ナンド回路NAND1の打音周期パル
ス信号の出力と同時にこの出力に半拍遅れて第２
図ｇに示すような打音周期パルス信号を出力する
もので、時打数設定回路１１のナンド回路
NAND2に第３図ｇの出力が生じると、ノア回路
NOR7を通じて第３図ｈのようにナンド回路
NAND3の出力がフリツプフロツプFF22，FF23か
ら構成される２ビツトのカウンタC3へ入力する
こととなる。このカウンタC3は打音周期パルス
信号をナンド回路NAND1からナンド回路NAND3
へ切換えると同時にこの打音周期パルス信号を時
打音用とすると、逆に半拍早い打音出力となるの
で、このナンド回路NAND2からの打音周期パル
ス信号を第３図ｉ，ｊのようにカウントして２ビ
ツト目の出力、即ち１個手前の打音周期パルス信
号に対して１ビツト遅らせた信号を得るようにし
たものであり、この打音周期パルス信号たる出力
がノア回路NOR3を介して時打数設定回路１１の
プリセツトカウンタC2へ入力してそのビツト出
力を〔1111〕から〔0000〕とする。従つてノア回
路NOR8から信号が発生し、レジスタ１６へ入力
する。そしてレジスタ１６の出力によつて第３図
ｏのようにノア回路NOR9に出力が生じ、フリツ
プフロツプFF24の出力を“０”レベルとし、ト
ランスフアゲートTGをオフとする。このトラン
スフアゲートTG１のオフによつて減衰ループか
ら抵抗Ｒgを切離す。即ち減衰回路１２はコンデ
ンサCOと、抵抗Ｒhと、抵抗Ｒgとの並列回路か
ら減衰ループを構成しているものであるが抵抗Ｒ
gを切離すと、その減衰時定数はτ＝CO・Ｒhと
なつて大きくなり、減衰時間が長くなる。従つて
プリセツトカウンタC2のカウンタ内容たる各ビ
ツト出力〔1111〕〕によつて検出された“打ち終
り音”はそれ以前の時打音に比して長く余韻を持
つこととなる。この時打音出力と同時にレジスタ
１６のＱg３出力によつて、打音停止信号が出力
され、フリツプフロツプFF1の出力状態を“１”
レベルとし、ナンド回路NAND1，NAND3からの
打音周期パルス信号をノア回路NOR2，NOR7を
閉じることにより、各部への出力を停止させる。
同時に上記Ｑg３の出力をカウンタC1へ出力し
て、次の正時の時打数にカウンタ内容を設定す
る。またこのときフリツプフロツプFF21を反転
してその出力を“０”レベルとして、カウンタ
C1の内容をプリセツトカウンタC2にパラレルセ
ツトするようにゲート１８を開く。このようにし
て次の正時信号に対してスタンバイするのであ
る。第３図ｋはノア回路NOR8の出力を示し、同
図，ｍ，ｎはレジスタ１６のＱg１，Ｑg２，Ｑ
g３出力を示し、尚これらのｍ，ｎ並びに上記ｏ
のタイムスケールは拡大している。又第３図ｐは
時刻合わせ時と正時の際の時打音を示す。
本発明は打音周期パルス信号にて変調された音
声用クロツク信号を時打信号として入力し、打音
周期パルス信号の個数に応じた個数の時打音を発
鳴する発鳴手段と、正時信号を発生する手段と、
時刻合わせ信号を発生させる時刻合わせ用のスイ
ツチと、上記正時信号の入力時から上記発鳴手段
へプリセツトされている現在正時数と同数の打音
周期パルス信号を出力させ、打ち終わり打音に対
応する打音周期パルス信号による時打音出力に応
じて次の正時数に対応した時打数をプリセツトす
る正時制御手段及び前記時刻合わせ信号の入力時
に上記プリセツト内容をリセツトし時刻合わせ信
号の発生期間中打音周期パルス信号を発鳴手段へ
出力させるとともに該打音周期パルス信号の個数
をカウントし、時刻合わせ信号の発生終了時にカ
ウント数に１個加えた時打数として上記プリセツ
ト内容を更新させる時刻合わせ制御手段からなる
時打論理回路とを有するので、時打音をききなが
ら時打数を設定できるものであつて、時打音によ
つて設定数の確認が行なえるから、誰にでも任意
に所望の時打数の設定が簡単に行なえるという効
果を奏し、更に現在時の時打数の設定終了と同時
に次の正時に対応する時打数を自動的に設定でき
るという効果を奏する。
声用クロツク信号を時打信号として入力し、打音
周期パルス信号の個数に応じた個数の時打音を発
鳴する発鳴手段と、正時信号を発生する手段と、
時刻合わせ信号を発生させる時刻合わせ用のスイ
ツチと、上記正時信号の入力時から上記発鳴手段
へプリセツトされている現在正時数と同数の打音
周期パルス信号を出力させ、打ち終わり打音に対
応する打音周期パルス信号による時打音出力に応
じて次の正時数に対応した時打数をプリセツトす
る正時制御手段及び前記時刻合わせ信号の入力時
に上記プリセツト内容をリセツトし時刻合わせ信
号の発生期間中打音周期パルス信号を発鳴手段へ
出力させるとともに該打音周期パルス信号の個数
をカウントし、時刻合わせ信号の発生終了時にカ
ウント数に１個加えた時打数として上記プリセツ
ト内容を更新させる時刻合わせ制御手段からなる
時打論理回路とを有するので、時打音をききなが
ら時打数を設定できるものであつて、時打音によ
つて設定数の確認が行なえるから、誰にでも任意
に所望の時打数の設定が簡単に行なえるという効
果を奏し、更に現在時の時打数の設定終了と同時
に次の正時に対応する時打数を自動的に設定でき
るという効果を奏する。
第１図は本発明の回路図、第２図ａ〜ｍ並びに
第３図ａ〜ｐは同上の動作説明用のタイムチヤー
トであり、７は時刻合わせ回路、１１は時打数設
定回路、１５はスピーカ、１７はゲート回路、
SW2は時刻合わせ用スイツチである。
第３図ａ〜ｐは同上の動作説明用のタイムチヤー
トであり、７は時刻合わせ回路、１１は時打数設
定回路、１５はスピーカ、１７はゲート回路、
SW2は時刻合わせ用スイツチである。
Claims (1)
- １ 打音周期パルス信号にて変調された音声用ク
ロツク信号を時打信号として入力し、打音周期パ
ルス信号の個数に応じた個数の時打音を発鳴する
発鳴手段と、正時信号を発生する手段と、時刻合
わせ信号を発生させる時刻合わせ用スイツチと、
上記正時信号の入力時から上記発鳴手段へプリセ
ツトされている現在正時数と同数の打音周期パル
ス信号を出力させ、打ち終わり打音に対応する打
音周期パルス信号による時打音出力に応じて次の
正時数に対応した時打数をプリセツトする正時制
御手段及び前記時刻合わせ信号の入力時に上記プ
リセツト内容をリセツトし時刻合わせ信号の発生
期間中打音周期パルス信号を発鳴手段へ出力させ
るとともに該打音周期パルス信号の個数をカウン
トし、時刻合わせ信号の発生終了時にカウント数
に１個加えた数を時打数として上記プリセツト内
容を更新させる時刻合わせ制御手段からなる時打
論理回路とを有したことを特徴とする電子時打装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2295678A JPS54115272A (en) | 1978-02-28 | 1978-02-28 | Electronic hour striking device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2295678A JPS54115272A (en) | 1978-02-28 | 1978-02-28 | Electronic hour striking device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54115272A JPS54115272A (en) | 1979-09-07 |
| JPS6122791B2 true JPS6122791B2 (ja) | 1986-06-03 |
Family
ID=12097051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2295678A Granted JPS54115272A (en) | 1978-02-28 | 1978-02-28 | Electronic hour striking device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54115272A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5220866A (en) * | 1975-08-08 | 1977-02-17 | Aichi Tokei Denki Co Ltd | Time signal counting circuit of time signal clock |
| JPS52110662A (en) * | 1976-03-15 | 1977-09-16 | Seiko Instr & Electronics Ltd | Digital alarm clock |
-
1978
- 1978-02-28 JP JP2295678A patent/JPS54115272A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54115272A (en) | 1979-09-07 |
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