JPS61228517A - タイミング補正回路 - Google Patents
タイミング補正回路Info
- Publication number
- JPS61228517A JPS61228517A JP60069017A JP6901785A JPS61228517A JP S61228517 A JPS61228517 A JP S61228517A JP 60069017 A JP60069017 A JP 60069017A JP 6901785 A JP6901785 A JP 6901785A JP S61228517 A JPS61228517 A JP S61228517A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- timing
- access
- synchronizing
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、マイクロコンピュータ（以下ＭＰＵ）応用回
路に係り、特に、メモリ、周辺ＬＳ１．Ｉ１０等に対す
るＭＰＵのアクセスタイミングに余裕が無い場合、及び
、各デバイス毎のアクセスタイミングを別個に設定する
必要のある場合のタイミング補正に関する。
路に係り、特に、メモリ、周辺ＬＳ１．Ｉ１０等に対す
るＭＰＵのアクセスタイミングに余裕が無い場合、及び
、各デバイス毎のアクセスタイミングを別個に設定する
必要のある場合のタイミング補正に関する。
従来のＭＰＵ応用回路は、インターフェース１９８２、
６月号１Ｍ６８００周辺チップのＭ Ｃ６８００への非
同期接続法Ａｒｎｏｌｄ Ｊ、Ｍｏｒａｌａｓ著、に記
載のように、ＭＰＵの周辺デバイスに対するアクセスタ
イミングに余裕が無い場合、制御信号相互の論理を組む
ことにより、タイミング補正を行なっていた。うのため
、タイミング補正の範囲、及び精度ｉｉ ｐｉ ｍ’れ
たものとなっていた。
６月号１Ｍ６８００周辺チップのＭ Ｃ６８００への非
同期接続法Ａｒｎｏｌｄ Ｊ、Ｍｏｒａｌａｓ著、に記
載のように、ＭＰＵの周辺デバイスに対するアクセスタ
イミングに余裕が無い場合、制御信号相互の論理を組む
ことにより、タイミング補正を行なっていた。うのため
、タイミング補正の範囲、及び精度ｉｉ ｐｉ ｍ’れ
たものとなっていた。
本発明の目的は、ＭＰＵの、周辺デバイスに対するアク
セスタイミングに余裕が無い場合、及び、アクセスタイ
ミングを各周辺デバイス毎に設定する必要のある場合に
、少ないハードウェアで、容易にＭＰＵのアクセスタイ
ミングを補正可能とし、さらに、デパック時における調
整が容易な、タイミング補正回路を提供することにある
。
セスタイミングに余裕が無い場合、及び、アクセスタイ
ミングを各周辺デバイス毎に設定する必要のある場合に
、少ないハードウェアで、容易にＭＰＵのアクセスタイ
ミングを補正可能とし、さらに、デパック時における調
整が容易な、タイミング補正回路を提供することにある
。
本発明は、ＭＰＵ応用回路内のクロック信号に同期した
シフトレジスタに依り、補正すべき制御信号を直接シフ
トするが、あるいは、シフトされた他の信号を利用する
ことに依り補正すべき制御信号のタイミングを補正する
ことにより、ＭＰＵの周辺デバイスに対するアクセスタ
イミングを補正するタイミング補正回路である。
シフトレジスタに依り、補正すべき制御信号を直接シフ
トするが、あるいは、シフトされた他の信号を利用する
ことに依り補正すべき制御信号のタイミングを補正する
ことにより、ＭＰＵの周辺デバイスに対するアクセスタ
イミングを補正するタイミング補正回路である。
以下、本発明の一実施例を第１図に依り説明する。
本実施例は、８ビツトシフトレジスタ４、及び論理積回
路５、論理積回路６，７．８より構成される回路である
。
路５、論理積回路６，７．８より構成される回路である
。
この回路の動作を第２図により以下に説明する。
シフトレジスタのシフトクロックであるクロック信号１
は、ＭＰＵの基準クロックであり、ＭＰＵのリード／ラ
イト（Ｒ／Ｗ）タイミング信号２の四倍の周波数をもつ
、シフトレジスタ４のＳＩ大入力接続されたＲ／Ｗタイ
ミング信号２は、クロック信号１の立ち上がりエツジで
シフトされ、シフト出力１０（ＱＡ〜Ｑ、）に出力され
る。
は、ＭＰＵの基準クロックであり、ＭＰＵのリード／ラ
イト（Ｒ／Ｗ）タイミング信号２の四倍の周波数をもつ
、シフトレジスタ４のＳＩ大入力接続されたＲ／Ｗタイ
ミング信号２は、クロック信号１の立ち上がりエツジで
シフトされ、シフト出力１０（ＱＡ〜Ｑ、）に出力され
る。
まず、ＭＰＵのリードサイクル時には、タイミング上特
に問題が無いため、論理積回路７により。
に問題が無いため、論理積回路７により。
Ｒ／Ｗタイミング信号２と、Ｒ／Ｗ信号３の各々の負論
理信号を、論理和回路８を介してアクセスタイミング信
号９として出力する。従って、リードサイクル時には、
ＭＰＵのＲ／Ｍタイミング信号２とアクセスタイミング
信号９はほぼ同じタイミングとなる。
理信号を、論理和回路８を介してアクセスタイミング信
号９として出力する。従って、リードサイクル時には、
ＭＰＵのＲ／Ｍタイミング信号２とアクセスタイミング
信号９はほぼ同じタイミングとなる。
次に、ライトサイクル時には、アクセスタイミング信号
９は、Ｒ／Ｗタイミング信号２と同じタイミングでは、
実際のライトタイミングである立ち上がりエツジがライ
トサイクルの最後部となり。
９は、Ｒ／Ｗタイミング信号２と同じタイミングでは、
実際のライトタイミングである立ち上がりエツジがライ
トサイクルの最後部となり。
ライトデータのホールド時間に余裕が無くなる。
このため、ライトサイクル時には、アクセスタイミング
信号９の立ち下がりエツジを、Ｒ／Ｗタイミング信号２
の立ち下がりエツジ１３よりも前になる様に、補正する
必要がある。そこで、Ｒ／Ｗタイミング信号２をシフト
したシフト出力１０の中から、Ｑ、、あるいは、Ｑ、を
、タイミング補正信号１１として採用し、論理積回路５
によって、Ｒ／Ｗタイミング信号２と論理積をとり、Ｒ
／Ｗタイミング信号２の立ち上がりエツジ１３を前へ補
正し、論理積回路６によってＲ／Ｗ信号と論理積をとり
、リードサイクル時と分離してから論理和回路８を介し
てライトサイクル時のアクセスタイミング信号９を出力
する。こうして、ライトサイクル時のアクセスタイミン
グ信号９はＭＰＵのＲ／Ｗタイミング信号２の立ち上が
りエツジ１３よりもタイミング補正分１２だけ前へ補正
され、ライトタイミング余裕をもつことが可能となる。
信号９の立ち下がりエツジを、Ｒ／Ｗタイミング信号２
の立ち下がりエツジ１３よりも前になる様に、補正する
必要がある。そこで、Ｒ／Ｗタイミング信号２をシフト
したシフト出力１０の中から、Ｑ、、あるいは、Ｑ、を
、タイミング補正信号１１として採用し、論理積回路５
によって、Ｒ／Ｗタイミング信号２と論理積をとり、Ｒ
／Ｗタイミング信号２の立ち上がりエツジ１３を前へ補
正し、論理積回路６によってＲ／Ｗ信号と論理積をとり
、リードサイクル時と分離してから論理和回路８を介し
てライトサイクル時のアクセスタイミング信号９を出力
する。こうして、ライトサイクル時のアクセスタイミン
グ信号９はＭＰＵのＲ／Ｗタイミング信号２の立ち上が
りエツジ１３よりもタイミング補正分１２だけ前へ補正
され、ライトタイミング余裕をもつことが可能となる。
本実施例によれば、ＭＰＵのアクセスタイミングをきめ
細かく設定することができ、また、基本となるクロック
に完全に同期した形でタイミングの補正が可能なため、
広範囲のタイミング補正を正確に実行でき、動作の信頼
性を向上させることが可能である。さらに、本実施例に
よれば、タイミング補正信号１１の選択によりデパック
時のタイミング調整が容易になる。
細かく設定することができ、また、基本となるクロック
に完全に同期した形でタイミングの補正が可能なため、
広範囲のタイミング補正を正確に実行でき、動作の信頼
性を向上させることが可能である。さらに、本実施例に
よれば、タイミング補正信号１１の選択によりデパック
時のタイミング調整が容易になる。
本発明によれば、ＭＰＵの周辺デバイス各々に対し、最
適のアクセスタイミングを各種容易に実現できるので、
簡単なハードウェアでＭＰＵ応用回路の信頼性を大幅に
向上でき、さらに、°デパック時のタイミング調整が容
易となる。
適のアクセスタイミングを各種容易に実現できるので、
簡単なハードウェアでＭＰＵ応用回路の信頼性を大幅に
向上でき、さらに、°デパック時のタイミング調整が容
易となる。
第１図は本発明の一実施例の回路図、第２図は第１図の
動作タイムチャートである。 １・・・クロック信号、２・・・ＭＰＵのＲ／Ｗタイミ
ング信号、３・・・ＭＰＵのＲ／Ｗ信号、４・・・シフ
トレジスタ、５・・・タイミング補正用の論理積回路。
動作タイムチャートである。 １・・・クロック信号、２・・・ＭＰＵのＲ／Ｗタイミ
ング信号、３・・・ＭＰＵのＲ／Ｗ信号、４・・・シフ
トレジスタ、５・・・タイミング補正用の論理積回路。
Claims (1)
- 【特許請求の範囲】 １、マイクロコンピュータとメモリ、周辺ＬＳＩ及びそ
の他のＩ／Ｏ機器より成るマイクロコンピュータシステ
ムにおいて、 クロック信号に同期したシフトレジスタにより、制御信
号を直接シフトし、あるいは、シフトした他の信号を利
用することにより、前記マイクロコンピュータのアクセ
スタイミングを所期のタイミングに補正する機能を設け
たことを特徴とするタイミング補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60069017A JPS61228517A (ja) | 1985-04-03 | 1985-04-03 | タイミング補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60069017A JPS61228517A (ja) | 1985-04-03 | 1985-04-03 | タイミング補正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61228517A true JPS61228517A (ja) | 1986-10-11 |
Family
ID=13390399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60069017A Pending JPS61228517A (ja) | 1985-04-03 | 1985-04-03 | タイミング補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61228517A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007117610A (ja) * | 2005-10-31 | 2007-05-17 | Aruze Corp | 遊技機 |
-
1985
- 1985-04-03 JP JP60069017A patent/JPS61228517A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007117610A (ja) * | 2005-10-31 | 2007-05-17 | Aruze Corp | 遊技機 |
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