JPS6123327A

JPS6123327A - 集積回路を製造する方法

Info

Publication number: JPS6123327A
Application number: JP60087676A
Authority: JP
Inventors: リオネル　エス．ホワイト，ジユニア; モウリイ　ジビツツ
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1984-04-26
Filing date: 1985-04-25
Publication date: 1986-01-31
Also published as: US4642784A; JPH0577178B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】この発明は集積回路の製造、更に具体的に云えば、視覚
的には検出出来ないか、或いは検出するのに過度に良い
視覚的な検査を必要とする様な製造上の欠陥を散発的に
含む惧れのある回路の製造に関する。

この発明の目的は、上に述べた難点を効果的に取扱う改
良された製造方法を提供することである。

この発明の別の目的は、以下図面について幾つかの例を
説明する所から明らかになろう。

発明の背景集積回路は、構成要素の密度がｉ、　ｏｏｏ、　ｏｏｏ
ビット・レベルまでと云う様に次第に高く、且つ回路構
成要素は最大寸法でも数ミクロン又はそれ以下という様
に次第に小さいものが作られている。この様に構成要素
の数が増加して、寸法が小さくなることにより、この結
果前られる製品の試験には重い負担がか）る。この様な
ＶＬＳＩ装置を製造するのに使われる方法は、製造の歩
留りが１００％未満である。この歩留りを改善する為に
かなりの努力が費やされており、こういう努力の中には
、電気試験の他に、製造過程を修正して、歩留りを高く
することが出来る様に、正確な不良原因を判定する為に
、電気試験で合格しなかったチップの視覚的な検査をす
ることが含まれている。この視覚的な検査は分解能が非
常に高い顕微鏡によって行なわれるが、顕ｍ鏡は必然的
に視野が限られている。スライス全体のことごとくのチ
ップのことごとくのセルを走査するのに必要な時間は非
常に長く、何時間にもなることがある。それでも、成る
欠陥は見えない。

集積回路製造設備をどんなに注意深く保護しても、特に
回路素子の寸法が次第に小さくなるにつれて、粒状物に
よって起る様な種類の散発的な欠陥を完全に避けること
は不可能と思われる。即ち、多くの場合、現在では回路
素子は、個別の素子が集積回路の基板の面上で数平方ミ
クロン程度の空間しか占めず、個々の線又は電極の幅が
１又は２ミクロンしか占めない様に製造されている。こ
ういう寸法では、周囲からの粒子、例えば目に見えない
ごみの小片が製造過程の工程の間に、スライス上の位欝
に入り込んで、製造された製品が使いものにならなくな
る確率が必ず存在する。

製造過程は、種々の層を作る為に一連のデポジション、
マスクを用いた写真製版工程、エッチ工程、イオン注入
等の順序を用いている。どの層及びどの工程が故障の原
因になってるかを正確に指摘することが重要である。成
る工程ではパーティクルが主な故障原因であることがあ
るし、或いは製造過程の工程自体の変数が原因であるこ
とがある。即ち、食刻工程が不適切であったり又は度合
が強過ぎることがある。

発明の要約この発明では、視覚的に検出することが出来ないか或い
は検出する為に過度に長い視覚的な検査を必要とする製
造上の欠陥を散発的に含む惧れのある製造された集積回
路が、一連の電気試験信号に対する前述の種類の特定の
欠陥が原因で起る応答を示す実証されたデータベースを
発生し、製造された集積回路に対して一連の試験信号を
印加し、こうして欠陥が検出されて同定された時、同定
された段に於ける製造状態を検査して製造過程を明確に
是正して欠陥を避けることにより、試験が行なわれる。

この発明による欠陥の解析に使う不良パターンを例示す
る為に、特定の半導体記憶装置の一例を挙げるが、この
発明の考えが、他の半導体装置又は同様な電気配列に使
うことが出来ることは云までもない。

実施例の説明６４にビットのダイナミックＲＡＭが第１図にブロック
図で示されている。この装置はテキサス・インスツルメ
ンツ社から部品番号ＴＭ８４１６４として商業的に入手
することが出来、エレクトロニクス誌１９７８年９月２
８日号の第１０９頁乃至第１１６頁に記載されている。

この装置は、マッファレキサンダー、ホワイト及びラオ
ーに付与されて、テキサス・インスツルメンツ礼に譲渡
された米国特許第４．２３９．９９３号にも詳しく記載
されている。この発明による欠陥の解析に使われる選ば
れた欠陥パターンが、装置の特定の回路槙成並びに幾何
学的形状に関係するから、この例としての装置の構造的
な細部を検討する必要がある。

第１図について説明すると、例として使われる記憶装置
は、Ｎチャンネルの自己整合形シリコン・ゲートＭＯＳ
プロセスによって製造されたダイナミック形のランダム
・アクセス読取／書込み記憶装置である。第１図の記憶
装置の全体は寸法が１平方吋の約１／３０（約２２＃Ｉ
ＩＩ＋２＞の１つのシリコン・チップ内に含まれており
、完成された状態では、これが１６本のピン又は端子を
持つ標準型の２重インライン形パッケージに取付けられ
る。

この例では、装置が６５．５３６個の記憶セルから成る
配列１０を含んでおり、この配列が夫々３２．７６８個
のセルを持つ両半分１０ａ１１０ｂに、２５６行及び２
５６列の規則的なパターンで分割されている。２５６行
又は２５６個のＸ線の内、配列の半分１０ａに１２８個
があり、半分１０ｂに１２８個がある。２５６列又は２
５６個のＹ線が夫々半分に分割され、その半分が両半分
１０ａ、１０ｂの各々にある。配列の中心に２５６個の
感知増幅器１１がある。これは米国特許第４．２３９．
９９３号に記載された差動形の双安定回路であり、夫々
１つが列線の中心に接続されている。この為、１２８個
の記憶セルが、列線の半分又は「ビット線」により、各
々の感知増幅器の夫々片側に接続されている。チップは
大地端子ＶＳＳと共に１個の＋５■の電源■ｄｄＬ、か
必要としない。

両半分に分割された行又はＸアドレス復合器１２が、８
個のアドレス・バッファ又はラッチ１４から１６本の線
１３を介してアドレス及びアドレス・バー人力を受取る
。８ビツトのＸアドレスが８個のアドレス入力端子１６
によってアドレス・バッファ１４の入力に印加される。

Ｘ復号器１２は、入力端子１６に印加された８ビツト・
アドレスによって定められた、２５６本の行線の内の１
つを選択する様に作用する。選択された打線がセル配列
の半分１０ｂ内にあれば、感知増幅器１１の反対側にあ
る１行のダミー・セル１７も作動される。半分１０ａ内
の線が選択され）ば、１行のダミー・セル１８が付勢さ
れる。入力線１６のアドレス信号は時間的に多重化する
。Ｙアドレスもこれらの入力線に印加され、８個一組の
バッファ１９にラッチされ、そこから線２４を介して列
復号器２０．２１．２２に印加される。列復号器２０及
び２１により、６４個の内の１つの選択が行なわれ、こ
の為、８ビツトのＹアドレスの６個のビットに基づいて
、４列の１グループが４本のデータ及びデータ・バー線
２５．２６の組に接続される。四者択−復号器２２が、
８ビツトのＹアドレスの内の２ビツトに基づいて、４対
の線２５．２６の内の１対を選択し、選択した対を１対
のデータ／データ・バー線２８を介してデータＩ　／　
Ｏｉｌ　ｔｉｌ１回路２７に接続する。単一ビット・デ
ータ人力が入力端子３０からデータ入力ラッチ３１に印
加され、このラッチの出力がデータ、Ｉ１０制御回路２
７に結合される。１ビツト・データ出力がデータＩ　／
　ＯＩＩＩ　ｔｉ１１回路２７からバッファ３２を介し
てデータ出力端子３３に接続される。

第１図及び第２図について説明すると、ＲＡＳと呼ぶ行
アドレス・ストローブ信号が入力３４に印加される時、
入力１６にＸアドレスが現われなければならない。同様
に、入力３５の列アドレス・ストローブ信号ＣＡＳの間
にＹアドレスが現ねれな（プればならない。入力３６の
読取／書込み制御信号Ｒ／Ｗが装置の他方の制御信号で
ある。これらの３つの入力がクロック発生器及び制御回
路３７に印加される。この回路は多数のクロックと、装
置の種々の部分の内部動作を定める制御信号とを発生す
る。第２図に見られる様にＲＡＳが低になると、ＲＡＳ
から取出したクロックがバッファ１４に、入力線１６に
その時用われる８ピツｌ〜を受取ってラッチさせる。Ｃ
ＡＳが低になると、回路３７で発生されたクロックがバ
ッファ１９に、その時人力１６に現われるＹアドレスを
ラッチさせる。この為、図示の期間の間、行及び列アド
レスが有効でなければならない。読取サイクルでは、入
力３６のＲ／Ｗ信号が、ＲＡＳが立下がる期間の間高に
保たれ、図示の期間の間、端子３３の出力が有効である
。書込みサイクルでは、第２図に示す時間の間、Ｒ／Ｗ
信号が低であると共にデータ入力ビットが有効でなけれ
ばならない。

第３図にはセル配列１０ａ、１０ｂの一部分が略図で示
されている。セルはアクセス・トランジスタ４０及び記
憶キャパシタ４１で構成され、アクセス・トランジスタ
のゲートが行線４２に接続されている。配列の中心に配
置された感知増幅器１１がビット線４３に接続される。

２本の向い合ったビット線４３が２５６個のセルから成
る１列を構成する。感知増幅器１１及び列は４つずつの
グループになっており、１グループだｉ′ｊが図に示さ
れている。配列には４つの感知増幅器及び列線から成る
他の６３個のグループがある。各々のビット線４３には
、トランジスタ４０及びコンデンサ４１を持つ１トラン
ジスタ・セルが１２８個接続されている。各々の行線４
２が１行内にある２５６個のトランジスタ４０の全部の
ゲートに接続される。配列には２５６個の同一の行線４
２がある。

データ及びデータ・バー１１０線２５．２６が感知増幅
器１１の夫々の側に延びており、トランジスタ４５によ
ってビット線に接続される。列復号器２０，２１が、列
アドレスに基づいて、トランジスタ４５のグー１−に対
する出力を発生する。

列アドレスの内の６ビツトが、所定の成る時に２５６列
の内の４列を選択し、この為、列復号器の出力に接続さ
れた線４６が、４個で１グループを構成している感知増
幅器に対する８個のトランジスタ４５の全部に接続され
ている。

第４図及び第５図は、第１図および第３図の６４にダイ
ナミック・ランダム・アクセス記憶装置ｉｔ　（ＤＲＡ
Ｍ）のセル配列の内の小さな一部分を示している。記憶
セルは、何れもＭＯＳアクセス・トランジスタ４０とこ
れに隣接するＭＯ８記憶キャパシタ４１とで構成されて
いるが、シリコン基板５０に形成されることが示されて
いる。各々のアクセス中トランジスタはＮ＋のソース（
又はドレイン）領域５２を持ち、これはシリコン基板５
０の面のＮ十注入領域によって形成された１つの細長い
ビット線４３の一部分である。キャパシタ４１が、（２
つの）ビット線４３の間において２Ｍ化シリコンの薄い
被覆６１の上を伸びる細長い第ルベルの多結晶シリコン
の条片５６に約５Ｖの電圧ＶＣＣを印加することによっ
て、シリコンの表面に形成された反転領域５５を含んで
いる。

アクセス・トランジスタ４０のゲート５７は第２レベル
の多結晶シリコンのセグメント４８によって形成される
。各々のセグメントが隣接した２つのトランジスタのゲ
ートを形成する。セグメン１〜４８が、間に酸化シリコ
ン層６２を挟んで第ルベルの多結晶シリコンの上を延び
て接点区域５９を作り、そこで金属の打線又はワード線
４２に対する接続をする。各々の接点区域５９は２つの
セルが共有する。

酸化シリコンの被覆６２がトランジスタ４０の所で基板
５ｏのシリコンからゲート５７を分離しくゲート酸化物
になる）と共に、第２レベルの多結晶シリコンのセグメ
ント５８の残りの部分を第ルベルの多結晶シリコンから
分離する。沈積した酸化物の厚い相６３が多結晶シリコ
ン層を金属の線４２から分離する。熱酸化シリコンの別
の厚い相６４がシリコン基板の面上の全てのモート領域
を取囲む。即ち、トランジスタ４０、コンデンサ４１及
びビット線４３が占めていない全ての区域が、このフィ
ールド酸化物６４によって覆われる。チャンネル・スト
ッパ領域６５が全てのフィールド酸化物の下にある。こ
の様な記憶装置並びにその製法について更に詳しいこと
は、１９８３年６月１４日に付与されたＧ、Ｒ，モーハ
ン・ラオーの米国特許第４．３８８，１２１号（テキサ
ス・インスツルメンツ社に譲渡）に記載されている。

この発明の方法では、第１図並びに第３図乃至第５図の
装置は、パッケージ後よりも、スライス状の間に試験す
ることが好ましい。シリコンの４吋のスライスは、けが
いて個別のチップに分割する前は、第１図並びに第３図
乃至第５図の半導体バー又はチップを何百個も持ってい
る。スライスをプローブ・ステーションの試験チャック
に配置し、電気プロ、−ブを一度に１つのチップの金属
ポンディングパッドに当てる。これらのパッドは、第１
図の制御、アドレス、データ及び給電端子１６．３０．
３４乃至３６を表わす。商業的に利用し得る形式の試験
装置をプローブに接続し、標準的な方式に従って、アド
レス、データ入力、制御０　（Ｒ／Ｗ、ＲＡＳ、ＣＡＳ
）を印加すると共に、データ出力を測定することが出来
る様にする。試験装置は本質的にはコンビコータであっ
て、記憶プログラム、データ記憶装置及びＣＰＵを持っ
ており、書込みの為にアドレス及びデータ順序を印加す
ることができると共に、合格／不合格の検出並びに表示
の為に読取ったものを比較することが出来る様になって
いる。然し、この発明では、多数の相異なる順序に対し
、各々のビットに対する全ての合格／不合格状態を記憶
する十分な記憶容量を設けることが出来る。合格／不合
格状態を表わすこういうデータの全部を、合格／不合格
微細状態パターンの解析の為、即ち、既知のパターンと
の相関性を求めて、大規模汎用データ処理装置に送るこ
とが出来るし、或いはこういうことを試験装置で行って
もよい。不良ビットを持たない装置のデータは、勿論こ
の発明にとって関心のないものであり、大きな区域の不
良ビット又は重なる不良を持つ装置のデータも、大抵は
解析の為に複雑すぎ、その為、このデータも使わない。

最も役立つデータは、１ビツト、又は１行、又は隣接し
た数個のビット、行又は列、又は行と列の交差に影響を
与える不良のデータである。

市場で入手し得るＲＡＭ用の試験装置は、種々の供給電
圧レベル、最大電流、標準的なＴＴＬ入カシカレベル度
範囲、アクセス及びサイクル時間等に対し、個々のＤＲ
ＡＭが全ての電気的な仕様を充たすかどうかを判定する
為に、非常に多数の異なる試験を実行する様にプログラ
ムされている。

以下の説明では、こういう標準的な試験の内の１つだけ
を詳しく説明するが、この発明の考えが他の多くの同様
な試験方式をも用いることが出来ることは云うまでもな
い。

この発明の考えを例示する為に下に挙げる例で使うＡＤ
ＳＥＬ試験は、次の様なデータの書込み及び読取の順序
である。

１、アドレス八にゝゝ０″を書込む（Ａ＝０から開始す
る）。八を増数する。八がオーバフローするまで続ける
。この順序によって記憶配列１０の６４にビット全部に
Ｏの背景が詰込まれる。゛アドレスＡ″は試験装置の１
つのレジスタにある１６ビツト数であり、ＲＡＳ及びＣ
ＡＳがストローブされる時、このレジスタの出力が８ビ
ツトの時間多重化により、アドレス・ビン１６に接続さ
れる。サイクル時間が２５０ｎＳであると、この部分に
は最低２５０Ｘ６４に、又は１６．３８４．０ＯＯｎｓ
、即ち、１６ミリ秒を必要とする。

２、Ａ＝Ｏから開始して、アドレス八にあるビット（こ
れはｔｔ　Ｏｒｒのはずである）を読取り、次にこのビ
ットにゝゝ１″を書込み、このビット（これはこのｉ　
１１１　ｎのはずである〉を読取る。次にアドレスＡを
増数し、読取＜　”　ｏ　”　＞　、書込み（１“）及
び読取（１“）順序を繰返すＡがオーバフローするまで
、Ａの増数及びＲ，Ｗ、ＲをＡ＝６５５３５まで続ける
。これによって各々のビットが順次トグル動作をし、全
部１の背景を残す。各々のビットの２回の読取りは、記
録される試験状態の内の２つを表わす。

３、再びＡ＝Ｏから開始して、アドレスＡのビット（こ
れは再び１″の筈である）を読取り、次にこのビットに
Ｏ″を書込み、その後ｔｔ　Ｏｎを読取る。Ａを増数し
、ＲｌＷ、、Ｒ順序を繰返す。

Ａがオーバフローするまで続ける。この場合も、２回の
読取りにより更に２つの試験状態が得られる。配列は全
部Ｏの状態で残る。

４、次にＡ＝６５５３５から開始して、工程２のＲ，Ｗ
、Ｒ順序を繰返すが、増数する代りに、アンダーフロー
するまで八を減数する。これによって異なるアドレス順
序（即ち、増数の代りに減数）に対し、試験パターンに
対する更に２回の読取りが発生される。

５、＠後に再びＡ＝６５５３５から開始して、八がアン
ダー７０−するまで、増数の代りに減数しながら、工程
３のＲ，Ｗ、Ｒ順序を繰返す。工程２．３．４、及び５
に対する試験装置の合計時間は約４Ｘ３Ｘ２５０Ｘ６５
５３６ｎＳ、即ち、１９６ミリ秒であり、従って、所定
の装置に対するＡＤＳＥＬアルゴリズムの完全な１回の
パスに対する合計は、約０．２秒である。

　２３一工程２−５の各々の個別の読取動作は、所望のデータ・
ビットがとるべき値との比較を含む。この読取りを微細
状態（マイクロステート）と呼ぶ。

工程２−５から成る前述の順序により、幾つかのデータ
背景状態（隣接ビットが１又はＯ）に対し、幾つかのデ
ータ順序（即ち、０の書込み、Ｏの読取り、１の書込み
、１の読取り、１の読取り、０の書込み、Ｏの読取り）
を用いて、記憶装置のことごとくのビットが試験される
。この後、異なるアドレス順序（増数の代りに減数）に
対して、このデータ順序が繰返される。この特定の試験
パターンは業界で広く使われており、ＡＤＳＥＬと呼ば
れる。これはアドレス選択の略号である。市場で入手し
得る成る試験装置を使う時、同じデータの２回目の読取
りを省略することが出来る（即ち、Ｗ、ＲＳＲ，Ｗ、Ｒ
，Ｒ，Ｗの代りにＷｌＲ，Ｗ。

Ｒ等）し、同様な結果が得られる。然し、上に述べた様
な２回の読取りは、隣接ビットのトグル動作が試験され
るビットに擾乱を生ずるかどうか、並びに読取り擾乱状
態があるかどうかが判るので、ので、この方が好ましい
。

上に述べた工程の順序に於ける８回の読取りは、増数の
時の工程２の２回及び工程３の２回と、減数の時の１程
４及び５に於ける夫々２回を含む。

こういう８回が、例えばＰを合格、Ｆを不合格として、
”　Ｐ　Ｐ　Ｐ　Ｐ　Ｆ　Ｐ　Ｐ　Ｆ　″の形をした一
組の合格／不合格標識として記録される。１つのビット
から、又は１行から、或いは１列から一組をとってもよ
い。これらの組を探索アルゴリズムの為、アドレス（行
、列）並びに装置の確認によって同定されたデータベー
スに入れることが出来る。

ＡＤＳＥＬプログラムは、何れかのビット、何れかの行
又は何れかの列の不良があれば、廃棄装置になる様な生
産試験に使われて来た。即ち、生産の場合、ＡＤＳＥＬ
プログラムによってどんな種類の不良又は何処で不良が
検出されたかは問題ではない。合格か不合格かの２つの
状態しかない。

然し、この発明の目的は、良／不良の生産ラインの試験
をすることではなく、その目的は不良の装置を検査して
、夫々の不良が何処で何故起ったかの具体的な詳細を知
ることである。ＡＤＳＥＬプログラムは「ピットスコー
プ」、即ち、試験結果のビット・マツプ表示装置にも使
われて来た。この場合、オツシロスコープの面にセル配
列のマツプが示され、各々の不良ビットが明るいスポッ
トとして表示され、この為不良ビットのパターンが配列
内の位置で判る。こういう形式の表示装置は、１つの装
置に対する全ての試験の累積的な結果を示すのが普通で
ある。即ち、上に述べた様な８回の個別の微細状態ＰＰ
ＰＰＰＦＰＰを示すのではなく、スコープの明るいドツ
トは、任意の１つ又は更に多く（又は全て）の状態の不
良を示していた。

セル配列内の成る不良様式、並びにその結果起る、この
発明を実施するのに役立つ合格／不合格パターンの独特
な組が、第３図、第４図及び第５図の構造並びに電気回
路から理解されよう。

例えばその点（位置）に所期のフィールド酸化物６４が
存在しないことにより、第４図に見られる様に、隣接す
る２つのコンデンサ４１が基板５０を通る短絡部４１ａ
を持つ場合、第３図又は第４図に見られる対応する行４
２及び列４３に対して１つずつ、２つのビットに対して
不良が表示される。欠陥４１ａがアクセス・トランジス
タ４０によって２つの記憶キャパシタに隔離されている
為、行又は列全体は不良状態を示さない。

ＡＤ８ＥＬアルゴリズムの不良パターン、即ち微細状態
に対する合格／不合格標識の組は、影響を受けた２つの
ビットに対して次の様になる。

ＰＰＰＰＦＰＦＰＦＰＦＰＰＰＰＰこれらが周囲の全てのビットに対する全部Ｐの場の中に
ある。この不良がデータ順序並びにアドレス順序に関係
していること、並びにこれらの組が鏡像であることに注
意されたい。この様な挙動の理由は回路並びに構造から
導き出すことが出来る。

欠陥４１ａは２つのキャパシタ４１の両方を強制的に最
後の書込みと同じデータ・レベルにする。

一方にＯが書込まれれば、他方は１を記憶していたとし
ても、強制的にＯになる。一方に１が書込まれれば、他
方は強制的に１になる。（真の論理、即ち配列の真の側
を想定して）全部Ｏの場が書込まれていれば、一方のビ
ットの１回目の読取りでは不良は判らないが、２番目の
ビットの１回目の読取りに達すると、１回目の読取りの
後に１番目及び２番目のビットには１が書込まれている
ので、不良が判る。同様に、１番目のビットの２回目の
読取りは、両方のビットが１の書込みによって強制的に
そうなっているので、合格になり、２番目のビットの２
回目の読取りは、このビットがこの点では１である筈で
あるから、Ｐになる。１番目のビットの３回目の読取り
は、それが依然として１でありそうなっている筈である
から、再びＰになるが、２番目のビットの３回目の読取
りは、３回目の読取りの直後の１番目のビットのＯの書
込みの為、Ｆになる。セルはアルゴリズムの減数部分で
は鏡像になるが、これは論理通りである。

第３図の短絡部５６ａで示す様に、第ルベルの多結晶シ
リコンの条片５６と第２レベルの多結晶シリコンのセグ
メント４８の間に短絡部が存在する時、１行に対する独
特なパターンが発生される。この短絡部は、第ルベルの
多結晶シリコンがＶｄｄにバイアスされている為、金属
のワード線４２をＶｄｄに引張る傾向を持つ効果がある
。然し、他の行がアドレスされているプリチャージサイ
クルの間、このワード線は大地に放電するし、多結晶シ
リコン−１の抵抗値の為、Ｖｄｄレベルまで充電するに
は１サイクルよりもずっと長くか）る。

然し、この行が繰返してアドレスされる時、行線がＶｄ
ｄまで充電されて、そこにとずまり、従って不良状態を
示す。ＡＤＳＥＬを用いた時の行全体の合格／不合格標
識の独特な組はＦＰＦＰＦＰＦＰであり、これはアドレス順序に無関係であることが１判
る。これはアドレスを増数する時も減数する時も同じ、
である。１８８回目読取、りでＦになるのは、その前の
アドレス動作によって、セルに誤ったデータが残ってい
るからである。２回目の読取りがＰになるのは１．１が
書込まれたばかりであるからであり、その読取は正しい
。然し、次の読取の前に伯のアドレスが印加されるので
、３回目の読取りはＦである。８対の後にアドレスが変
わるので、微細状態はＦＰと交互に変わる。この同じＦ
ＰＦＰＦＰＦＰパターンが、後で説明する他の種類の欠
陥に対しても起るので、１行がこのパターンを示すか、
１ビツトがこのパターンを示すか、又は１対のビットが
示すか或いは１列がこのパターンを示すか等によって、
欠陥を識別する。

キャパシタ４１からビット線４３への第３図又は第４図
に示した欠陥４１ｂにより、独特な合格／不合格パター
ンの別の例が起る。これによってキャパシタ４１は（配
列の真の側に対しては）常に１を示す筈である。それは
、ことごとくのアクティブサイクルの前に、全てのビッ
ト線４３がＶｄｄにプリチャージされる為である。この
為、このセルに何が書込まれたかに関係なく、常に１が
読取られる。従って、不良はデータ依存性を持つ（そう
なっているべき時に１を読取る時は、誤りが一出ない）
が、アドレス順序に無関係である（、どの方向にアドレ
ス動作を進めるかに関係ない）。

合格／不合格パターンは、周囲の全てのビットは全部合
格であるとして、ＦＰＰＦＦＰＰＦである。

成る故障を限定する特有の一組の合格／不合格標識の別
の例は、接点５９ａの脱落によるものである。これは金
属条片４２のパターンを作成する写真製版露出／現像／
食刻工程の成る部分の間、面の上に粒子が存在すること
、酸化物６３に孔があること等によって起り得る。その
結果、金属の行線４２がこれらの２つのセルに対して、
多結晶シリコンのセグメント４８と接触しない。第１図
の配列の虚偽論理側の半分に対する合格／不合格パター
ンは次の通りである。

ＦＰＰＦＦＰＰＦＦＰＰＦＦＰＰＦこれに対して、配列の真論理側の半分に対しては異なる
パターンが生ずる。このパターンが１本の線では欠陥４
１ｂと同じであり、この為、全部合格の場の中の１個で
はなく、このパターンを持つ２つの隣接ビットが存在す
ることにより、２種類の欠陥を識別する。パターンが同
じになる理由は、アクセス・トランジスタ４０がターン
オンすることが決してなく、ビットは常にゼロ電圧とな
って現われ、これは虚偽論理側では、何が書込まれてい
る筈であるかに関係なく、１であるからである。

独特な一組の合格／不合格標識の別の例は、第３図又は
第４図に見られる様に、２本の金属の行線４２の間のブ
リッジ形故障４２ｆに伴うものである。１番目の行が奇
数アドレスを持ち、２番目の行が偶数アドレスを持つと
仮定すると、隣接する２つの行４２のパターンは次の通
りである。

ＰＰＰＰＰＰＦＰＦＰＦＰＰＰＰＰこの組は２打金体に成立すること、即ち、隣接する２行
のことごとくのビットに成立することに注意されたい。

この為、このパターンは、２つのビットに対する合格／
不合格標識の組が全部合格の場の中にあった、トンネル
形欠陥４１ａによって起る１対のビットに対して前に述
べた同じパターンの組とは別異である。

同様に、１つの第２レベルの多結晶シリコンのセグメン
ト４８と別の隣接するセグメント４８とを短絡するブリ
ッジ形欠陥４８ａによって起る不良状態は、下記ＰＰＰＰＦＰＦＰＦＰＦＰＰＰＰＰの同じパターンを生ずるが、これは（アドレス番号で）
隣接していないで、互いに１アドレスだけ隔たった行に
対するものである。この第２レベルの多結晶シリコンの
短絡部は、前に説明した金属の短絡部と全く同じ様に、
２行を全体的に互いに電気的に接続するが、この場合影
響を受けない中間の行がある。

配列の半分１０ａ内の欠陥ビットに対する合格／不合格
パターンは配列の半分１０ｂにあるビットの同じ欠陥に
対するパターンとは異なることがある。これは、片方の
半分ではデータが真で貯蔵され、他方では虚偽又は補数
が記憶されるからである。配列の半分１０ａの記憶キャ
パシタ４１では、論理１が＋５ボルトのレベルで論理Ｏ
がＶｓｓのレベルであるが、配列の半分１０ｂでは、記
憶キャパシタの論理１がＶＳＳであり、論理Ｏが＋５Ｖ
である。この為、行アドレスが配列１０ａ又は配列１０
ｂのどちらの行を選択したかに関係なく、１を読取れば
、出力線２５は＋５ボルトであり、線２ＧはＯである。

微細状態となって現われる不良状態はデータ依存性を持
つから、合格／不合格パターンは配列の両半分の間で異
なることがある。

すき間４３ａで示した開放ビット線４３の形をした欠陥
は１列全体が不良になる。これは、感知増幅器が不平衡
になって、毎回一方側にフリップ動作をし、ＡＤＳＥＬ
で、配列の片半分のこの列ではＰＦＦＰＰＦＦＰのパターンを示し、配列の他方の半分ではこのパターン
の補数、即ち、ＦＰＰＦＦＰＰＦを示す為である。この欠陥は、例えば写真製版工程の間
、このビット線の区域を覆うパーティクルにより、ソー
ス−トレインＮ＋拡散が存在しないととによって起る。

第３図に見られる２本のビット線の間の短絡部４３ｂの
形をした欠陥は、２列全体が不良になるが、これも上に
述べた不平衡の為並びに誤ったデータの為である。この
欠陥は、ＡＤＳＥＬで、１列ではなく、隣接した２列で
あることを別とすれば、上に述べたものと同じＰ　Ｆ　Ｆ　Ｐ、　Ｐ　Ｆ　Ｆ　Ｐのパターンを配列の片半分で生ずる。他方の半分ではこ
の欠陥の補数ＦＰＰＦＦＰＰＦになる。

２本のビット線４３０間で第２レベルの多結晶シリコン
の線５６がＶｄｄに接続されていない時、同様な合格／
不合格パターンが発生されるが、この場合、この合格／
不合格パターンは、半分の列だけ、即ち配列の片半分だ
けが示す。感知増幅器は、欠陥を持つ側とは反対の半分
の死線から有効なデータ・ビットを読取るが、欠陥のあ
る側では、記憶キャパシタ４１からゼロ電圧しか読取る
ことが出来ない。これは反転層５５が出来ないからであ
る。この場合も、配列の片半分にある隣接した２つの半
分の列はＰＦＦＰＰＦＦＰになり、配列の他方の半分に欠陥があれば、その補数ＦＰＰＦＦＰＰＦが出る。言過、この欠陥は第２レベルの多結晶シリコン
５６がＶｄｄに接続される金属多結晶シリコン間接点の
所で起り、写真製版作業で粒子がこの区域を覆っている
ことにより、酸化物層６３０食刻が不適切であることが
原因で起る。

第３図の節４６ａの上流側の列復号器２０．２１の不良
状態は、特有の復合化及びＩ１０構成の為、４列全部を
不良にする。

次に第６図について、行１号器１２の回路の細部を参照
して、独特な合格／不合格パターンの更に別の例を説明
する。各々１対の行４２に対し、行復号器１２がライオ
ネルＳ、ホワイトに付与された米国特許第４．３３０．
ａ５１号（テキサス・インスツルメンツ社に譲渡）に記
載された様な論理ゲート６８を含む。こういう各々のゲ
ート６８が、隣接する８対の行に対して一組のトランジ
スタ７０を持っており、アドレス及びアドレス・バー線
１３が８対に対するソース及びゲートに独特な形で接続
されている。７個−組のトランジスタ７０がゲート内の
プリチャージされた節７１に接続され、この節がトラン
ジスタ７２を介して、金属の行線４２と直列になってい
るトランジスタ７．３のゲートに接続されている。２５
６行全打金対する全てのトランジスタ７２が１．ＲＡＳ
の立下がりの後に発生する線７４のクロックφ×Ｈによ
ってターンオンすることが出来るが、所定の動作サイク
ルで、行アドレス１３のＡＩ−Ａ７及びＡ　１−Ａ７ビ
ツトによって、１つの節７１（１２８個の内の１つ）だ
けが選択される。へ〇アドレス・ビット、は２本の線７
５．の内の１つを高にする。これらの、線はφＸ１及び
φＸ２クロックと呼ぶ。この為、１つの行線４２　（２
５６の内から）だけが、高になり、他の全ては大地にと
望まる。

る。第４図及び第５図に見られる様に、行線４２は金属
である。

第６図の回路で、特有のパターンを発生する不良状態の
１つの例は、行復号器の１つの枝４路で、ノア・ゲート
のトランジスタ７０のゲート７６に於ける金属と多結晶
シリコンの間の接点の脱落である。今の例では、ゲート
７６がＡ１アドレス・ビットを受取る。これによってこ
のトランジスタ７０によって制御される行４２−１及び
４２−２の全部で不良状態が露われると共に、補数ビッ
トＡ１を受取る行４２−３及び４２−４でも、成る不良
状態が露われる。これは、復号器はΔ１ビットに１又は
Ｏを２つのアドレスを識別することが出来ないからであ
る。このビット線に、「余分の」セルを接続すると、「
余分の」セルが真の１（電荷転送なし）を持つ時には何
の問題も起らないが、「余分の」セルが真の０を持って
いれば、真の１を持つセルに影響を与えることに注意す
れば、この順序を理解することが出来る。ゲート７６の
接触が説、落したことによって観測される独特な合格／
不合格パターンは、４行４２−１乃至４２−４の全体に
対してＰＰＰＰＰＰＦＰＰＰＰＰＰＰＰＰＰＰＰＰＰＰＰＰＰＰＰＰＰＰＰＰである。即ち、これらの４行の全てのビットは、アドレ
スされた時にこの同じパターンを示す。

ＡＤＳＦＬを働かせる前に、最初に装置の選別の為に使
うことが出来る別の同様なアルゴリズムが業界ではゼロ
ン（ＺＥＲＯＮ）と呼ばれている。

これは「ゼロ−ワン」を意味する。このアルゴリズムは
、第１図の装置に対して作用させた時、最初に６４にビ
ット全部にＯを書込み、次に全てのビットからＯを読取
り、その後金てのビットに１を書込み、その後金てのビ
ットから１を読取る。

この試験は単に、各々のビットにＯ及び１を書込み且つ
読取ることが出来るかどうかを検査するだけである。

他の標準的な試験を働かせることにより、追加の情報を
発生することが出来る。例えば、チェス盤、対角線、移
動１及びＯｌ並びにその他の種々の試験を利用すること
が出来る。これらの各々が、前に記載したＰＰＰＰＰＰ
ＰＰ記号の様な微細状態の合格／不合格データを発生す
ることが出来る。

微細状態の数は、所定のビット、行又は列に対するアル
ゴリズム中の「読取」の回数に関係する。

ゼロン及びその他の試験パターンを使って、Ａ　Ｄ　Ｓ
　Ｅ　Ｌの同様な合格／不合格パターンの組を更に識別
することが出来る。この内の１つがゝゝＰＡＧＥ″と呼
ばれている。ＰＡＧＥ試験は最初に配列全体に１（０）
の背景を書込み、次に成る行アドレスを印加してＲＡＳ
を低に保ちながら、ＣＡＳをトグル動作をさせて、列ア
ドレスが変わる時に、この行のビットを読取る。この時
、記憶装置は所謂ページ（ｐａｏｅ）様式で動作してい
る。

このページ様式は、典型的な仕様の一部分である。

別の試験パターンはマイクロＰＡＧＥ又はミューμＰＡ
ＧＥと呼ばれており、各々のビットを単に読取る代りに
、列アドレスを変える前に、各々のビット・アドレスで
読取り、書込み、読取りを行なう（ＡＤＳＥＬと同じく
）ことを別にすれば、ＰＡＧＥと同じである。

成る不良状態は時間及び電圧依存性を持つ。例えば、第
３図及び第４図の点４１ａで２つのキャパシタ４１の間
のフィールド酸化物６４の下方のシリコンの中に漏曳通
路があると、上に述べた抵抗値の小さい短絡部ではなく
、高い抵抗値になることがあり、この為、かなりの期間
の聞誤りが発生せず、その後成るデータ状態に対してだ
け発生する。即ち、隣接キャパシタも１であれば、ルベ
ルが隣接キャパシタに対して減衰しないことは当然であ
る。こういう種類の不良状態を検出する為に、所謂擾乱
又はハンマー・アルゴリズムがある。この場合、成るセ
ル、或いはチェス盤形パターンのセルにＯを書込み、次
に特定され４＋ｓの更新時間に近い長い期間の間、それ
に隣接する周囲の全てのセルに反復的に１を書込む。こ
の様に隣接キャパシタが繰返して充電されると、成る種
類の不良状態が露われで来る。異なるアドレス・パター
ン並びに／又は反転デーダに対して、このアルゴリズム
を繰返すことが出来る。この場合も、この様な不良状態
が検出された装置に対し、成るセル、行又は列に対する
合゛格／不合格の微細状態を記録することが出来る。

そこでこの発明を用いた製造手順は、上に述べたＡＤＳ
ＥＬアルゴリズムだけでなく、多数の試験アルゴリズム
を利用する。所定日の生産の大部分は全゛ての試験で合
格となろう。恐らく、かなりの期間にわたる大規模大量
生産で得られた完成品の内、７０％又は８０％は、或い
はそれより多少の違いがあっても、どの試験でも何等不
良状態を示さないであろう。何れかの試験で不良と゛な
った２０又は３０％の内、かなりの部分は、上に詳述し
た故障に無関係な時間又は電圧パラメータの不良であろ
う。例えば、低い■１１人カピンの漏洩等による不良の
装置は、この発明の走査にか）らない。他のものは多重
不良を持つか又は不良ビットの大きなブロックを持って
いて、そのパターンが複雑すぎて解析が出来ない。不良
が小数個、例えば隣接した４個の°ピッド、行又は列以
下である様な残りの装置は、この発明の完全な選別順序
にかける為に選択することが出来る。日産数百個又は数
千側のスライス（各スライスが２００個乃至３００個の
チップを持っている）の生産レベルでは、この結果、こ
の発明による試験、微細状態の記録及び相関の順序全体
の作用を受けるスライスは、−日あたり僅か数個（そし
て各々のスライスの必ずしも全ての装置がそうなるわけ
ではない）になろう。従って、選択されたスライスが選
別の為にゼロン及びＡＤＳＥＬ試験を受け、その後、不
良ビットの適当なパターンを持つ記憶装置を更に特定の
ＡＤＳＥＬ試験並びに希望するその他の試験にかけ、全
てのデータを記憶する。その日の合格／不合格の微細状
態の組のデータベースを探索及び分類アルゴリズムにか
けて、例えば金属の短絡部、第２の多結晶シリコンと第
２の多結晶シリコンの間の短絡部、モートの短絡部等が
支配的であることを判定し、問題分野に関する情報を直
ちに１製造設備にフィードバックして措置をとる。

この為、問題が是正されないままでいる期間が著しく短
くなり、高度の熟練作業の量が、顕微鏡の下の視覚検査
に較べて大幅に減少し、検出し得る不良メカニズムの数
も大幅に増加する。

第１図の記憶装置では、上に述べた記憶装置配列１０ａ
、１０ｂ以外の回路で欠陥が起り得る。

即ち、バッファ１４．１９、感知増幅器１１、クロック
発生回路３７等で金属の短絡部又は多結晶シリコンの短
絡部が発生し得る。こういう種類の欠陥はこの明細書で
は取上げない。然し、チップの面積の大部分は配列１０
ａ、１０ｂ内にある。

所定の種類の欠陥が発生する場合、セル配列の面積と周
辺面積との比の為、その欠陥がセル配列内で起る確率が
高い。それにこの発明の方法は、１回起ったことではな
く、欠陥の種類の分布と、所定の日の分布をそれまでの
データと比較することを主な関心事としている。従って
、チップの周辺回路の故障の同定がこの発明の方法で取
扱われていないことは、殆んど問題とならない。

この発明の特徴は、試験マトリクス・パターンと特定の
欠陥との間の関係が、偶発的ではなくて、実証されてい
ることである。即ち、従来の記憶装置の試験では、一つ
ながりの隣接欠陥ビットがアルミニウムのブリッジ形成
に伴うものであるが、それが、製造作業の特定の工程に
於ける時間、温度又は材料の操作が仕様通りでなく、ア
ルミニウムの食刻が所期する程度にまで完全に実施され
なかった為であると判ることがある。一旦製造作業が仕
様通りに戻されると、隣接ビットの欠陥は異なる意味を
持つ様になる。この発明の試験マトリクス・パターンは
、前述の従来のビット不良状態の観測と対照的に、ずっ
と多くのデータ、即ち、微細状態データを記録すること
により、特定の不良メカニズムを切離す。

操作上の理由で、記憶装置がまだつ１−ハ又はスライス
上にあって、それらを別々のチップに分割する前に、記
憶装置に試験信号順序を印加する方が容易である。その
時、標準型のウェーハ試験装置の試験プローブをつ１−
ハ上の全ての記憶装置へと歩進させることが出来る。然
し、希望によっては、この発明の試験は分離したチップ
に対し、パッケージ後に行なうことが出来る。この試験
は生産のごく後期であり、その為、チップの欠陥のある
分離又はパッケージ作業が原因で生じたきずを拾うこと
がある。然し、チップの分離又はパッケージ作業がウェ
ーハが完成してからかなりの時間後に行なわれる場合、
ウェーハ生産設備はその分だけずつと長く、欠陥状態の
ま）で運転を許すことになる。

この発明の試験は記憶装置以外の集積回路にも使うこと
が出来る。その時、試験信号順序は、好ましくは極端な
条骨の下で集積回路を使う場合をまねる様に修正する。

即ち、計数器は、高い電圧及び低い電圧、短い持続時間
及び長い持続時間、並びに密な間隔並びに開いた間隔の
パルスの試験計数パルスによって試験することが出来る
。ゲート及びその他の論理部品も同様に試験される。然
し、記憶装置はそれ以上に規ｔｉｌｌ的な間隔の部品を
持っていて一層大量に生産され、従ってこの発明にとっ
て最も重要なのは、記憶装置、特に６４Ｋ又は更に多く
の記憶ビットを持つ記憶装置の試験である。

勿論、以上の説明から、この発明のいろいろな変更が可
能である。従って、特許請求の範囲に記載された範囲内
で、この発明はこ）に具体的に記載した以外の形で実施
し１ｑることを承知されたい。

【図面の簡単な説明】

第１図はこの発明の試験方法をそれに対して実施し得る
様な形式の半導体ダイナミック記憶装置面図で、その複
雑さの為に製造中に欠陥が散発的に露われる様子を示す
。第５図は第４図の構造を線５−５で切った断面図、第
６図は第１図の装置の行復号器の回路図である。

Claims

【特許請求の範囲】

（１）視覚的に検出出来ないか、或いは検出するのに過
度に長い視覚的な検査を必要とする製造上の欠陥を散発
的に含む惧れのある集積回路を製造する方法に於て、一
連の電気試験信号に対する前述の種類の特定の欠陥が原
因で起る応答を示す実証データ・ベースを発生し、製造
された集積回路に前記一連の試験信号を印加し、こうし
て欠陥が検出された時、製造条件を検査して前記欠陥を
明確に同定してこれを避ける工程から成る集積回路を製
造する方法。
（２）特許請求の範囲第１項に記載した方法に於て、集
積回路が記憶セルの行及び列から成る配列を持つ記憶装
置である集積回路を製造する方法。
（３）特許請求の範囲第２項に記載した方法に於て、少
なくとも１つの隣接ビットが貯蔵電荷を持つ間に前記一
連の電気信号を１つのビットに印加する集積回路を製造
する方法。
（４）特許請求の範囲第２項に記載した方法に於て、前
記一連の電気試験信号が集積回路に対して一連の異なる
電気状態を与え、前記データベースがこれら異なる電気
状態に対する応答の集合を含んでいる集積回路を製造す
る方法。
（５）特許請求の範囲第４項に記載した方法に於て、前
記異なる電気状態が前記集積回路の意味のある全ての動
作順序を網羅している集積回路を製造する方法。
（６）特許請求の範囲第５項に記載した方法に於て、集
積回路が規則的な繰返しパターンで該回路の多数の構成
を含むウェーハの形をしている集積回路を製造する方法
。
（７）何れも半導体チップ上にある記憶セルの行及び列
から成る配列を持つと共にアドレス回路及びデータ入出
力回路を持つていて、前記チップが前記アドレス回路に
アドレス・ビットを印加するアドレス端子、並びに前記
データ入出力回路にデータを印加すると共に該データ入
出力回路からデ　１１項「方法にし」は原文通りです。）ータを受取るデータ端子手段を持つ半導体読取／書込み
記憶装置の特定の不良原因を決定する方法に於て、第１
の一連のデータ・ビットを前記データ端子手段に印加す
る間、前記記憶装置のアドレス端子に第１の選ばれた一
連のアドレスを印加して、第１の選ばれたデータ・パタ
ーンを前記記憶セルに書込み、前記第１の一連のアドレ
スに対して前記記憶セルから読取られたデータを前記デ
ータ端子手段で検出し、前記配列の所定の一部分に対し
、前記検出されたデータを前記第１の一連のデータ・ビ
ットと比較して第１組の合格／不合格標識を発生し、前
記データ端子手段に対して、前記第１の一連のデータ・
ビットとは異なる第２の一連のデータ・ビットを印加す
る間、前記記憶装置の前記アドレス端子に第２の選ばれ
た一連のアドレスを印加して、前記記憶セルに第２の選
ばれたデータ・パターンを書込み、前記第２の一連のア
ドレスに対し、前記記憶セルから読取られたデータを前
記データ端子手段で検出し、前記配列の前記所定の一部
分に対し、前記検出されたデータを前記第２の一連のデ
ータ・ビットと比較して第２組の合格／不合格標識を発
生し、前記第１組及び第２組の合格／不合格標識を、特
定の欠陥状態に対応することが証明されている複数個の
相異なる既知の組の合格／不合格標識と比較して、前記
複数個の既知の組の内の何れかが前記第１組及び第２組
と符合するかどうかを検出する工程から成る不良原因を
決定する方法。
（８）特許請求の範囲第７項に記載した方法に於て、前
記第２の選ばれた一連のアドレスが前記第１の選ばれた
一連のアドレスと同じである不良原因を決定する方法。
（９）特許請求の範囲第７項に記載した方法に於て、前
記第１組の合格／不合格標識が１つの行と関連しており
、前記第２組の合格／不合格標識が前記１つの行に隣接
した別の行に関連している不良原因を決定する方法。
（１０）素子の行及び列から成る規則的な配列、並びに
当該半導体装置に印加されたアドレスにより、個別にデ
ータ入力及び出力を行う為に前記素子をアドレスする手
段を持つ形式の半導体装置の試験方法に於て、多数の半
導体装置に電気試験を加えて、試験によつて少数の素子
又は素子の少数の行又は列に欠陥が露われた半導体装置
のグループを前記多数から選出し、前記グループの各々
の半導体装置に一連の電気試験を適用し、該一連の電気
試験では、複数個の相異なるアドレス・パターンに対し
て複数個の相異なるデータ入力及び出力パターンを検査
し、欠陥状態を示した各々の素子並びに該欠陥状態の直
ぐ近辺にある各々の素子に対し、各各のデータ・パター
ン及びアドレス・パターンに対して合格／不合格結果を
記録し、グループの全部の合格／不合格結果を、既知の
製造上の欠陥と相関性を持つ合格／不合格結果の既知の
パターンかり成るデータベースと比較して、前記グルー
プに起つている製造上の欠陥を同定する工程から成る試
験方法。
（１１）特許請求の範囲第１０項に記載した方法にし於
て、前記半導体装置が読取／書込み記憶装置である試験
方法。
（１２）特許請求の範囲第１１項に記載した方法に於て
、前記複数個の相異なるデータ入力及び出力パターンが
、０の上に１を書込んで該１を読取り、その後１の上に
０を書込んで該０を読取ることを含む試験方法。
（１３）特許請求の範囲第１２項に記載した方法に於て
、前記複数個の相異なるアドレス・パターンが、アドレ
スの昇順で全ての素子をアドレスすること並びにアドレ
スの降順で再び全ての素子をアドレスすることを含む試
験方法。
（１４）欠陥区域を持つことが判つている半導体装置の
不良原因を決定する方法に於て、各々の半導体装置に一
連の複数個の相異なる試験をかけ、該一連の試験は、複
数個の相異なるアドレス・パターンでセルにデータの１
及び０の相異なるパターンを書込んで、各々の装置の選
ばれた欠陥区域に対する複数個の組の合格／不合格標識
を発生し、各々の装置の前記選ばれた欠陥区域に対する
前記複数個の組の合格／不合格標識を、独特の不良原因
を定める合格／不合格標識の組の既知のカタログと比較
して符合を決定する工程から成る不良原因を決定する方
法。
（１５）特許請求の範囲第１４項に記載した方法に於て
、前記半導体装置が読取／書込み記憶装置である不良原
因を決定する方法。
（１６）特許請求の範囲第１５項に記載した方法に於て
、前記読取／書込み記憶装置が記憶セルの行及び列から
成る配列を含んでいる不良原因を決定する方法。
（１７）特許請求の範囲第１６項に記載した方法に於て
、各々の欠陥区域が、故障のない多数のセルによつて取
囲まれた１つのビット、セルの１つの行又は列、又は少
数のビット、少数の行又は列である不良原因を決定する
方法。