JPS61235945A - 乗算器 - Google Patents
乗算器Info
- Publication number
- JPS61235945A JPS61235945A JP60077825A JP7782585A JPS61235945A JP S61235945 A JPS61235945 A JP S61235945A JP 60077825 A JP60077825 A JP 60077825A JP 7782585 A JP7782585 A JP 7782585A JP S61235945 A JPS61235945 A JP S61235945A
- Authority
- JP
- Japan
- Prior art keywords
- data
- complex multiplication
- signal
- circuit
- module
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/4806—Computations with complex numbers
- G06F7/4812—Complex multiplication
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computational Mathematics (AREA)
- Computing Systems (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はデータフロー型計算機に使用する演算モジュー
ルに関し、特に演算精度よりも演算速度の向上を目的と
した複素乗算モジュルに関する。
ルに関し、特に演算精度よりも演算速度の向上を目的と
した複素乗算モジュルに関する。
（従来の技術）
従来のデータフロー型計算機を使用した複素乗算の技術
を第３図（ｂ）・第４図（ｂ）および第５図（ｂ）によ
って説明する。
を第３図（ｂ）・第４図（ｂ）および第５図（ｂ）によ
って説明する。
第３図（ｂ）は従来のデータフロー型計算機に使用する
データバス信号の一例を示す構成図、第４図（ｂ）は従
来のデータフロー計算機に使用して複素乗算を行う構成
の一例を示すブロック図、第５図（ｂ）は従来のデータ
フロー計算機に使用して複素乗算を行う方法の一例を示
すブロック図である。
データバス信号の一例を示す構成図、第４図（ｂ）は従
来のデータフロー計算機に使用して複素乗算を行う構成
の一例を示すブロック図、第５図（ｂ）は従来のデータ
フロー計算機に使用して複素乗算を行う方法の一例を示
すブロック図である。
従来から高速フリーエ変換等を行うにあたシ、複素数の
乗算が必要であシ高速演算により応用範囲が広くなるの
でデータフロー計算機が用いられて来た。このため従来
はこのデータバス信号の例としては第３図（ｂ）に示す
ようにモジュールセレクドアラグＭ８Ｆ（以下セレクト
フラグという）と変数名部ＩＤとデータ部ＤＡがらなっ
ておシ１データ部ＤＡは指数部工と実仮数部Ｒまたは虚
仮数部Ｊのいずれか一方から構成されている。すなわち
１個の複素データは実数部を含むものと虚数部を含むも
のとの合計２個のデータバス信号から成立っている。
乗算が必要であシ高速演算により応用範囲が広くなるの
でデータフロー計算機が用いられて来た。このため従来
はこのデータバス信号の例としては第３図（ｂ）に示す
ようにモジュールセレクドアラグＭ８Ｆ（以下セレクト
フラグという）と変数名部ＩＤとデータ部ＤＡがらなっ
ておシ１データ部ＤＡは指数部工と実仮数部Ｒまたは虚
仮数部Ｊのいずれか一方から構成されている。すなわち
１個の複素データは実数部を含むものと虚数部を含むも
のとの合計２個のデータバス信号から成立っている。
次に２個の複素データの乗算を行う方法は、第５図（ｂ
）に示すようにＡ−Ｂ２個の複素数は実数部と虚数部に
別れてお、９、ＡＸＢを求めるには乗算モジエル４個と
減算モジュールおよび加算モジュール各１測針６個が必
要となる。乗算モジュールを１個としてこの演算を４回
行わせる方法もあるが使用される延モジュール数は変ら
ず合計６個となる。
）に示すようにＡ−Ｂ２個の複素数は実数部と虚数部に
別れてお、９、ＡＸＢを求めるには乗算モジエル４個と
減算モジュールおよび加算モジュール各１測針６個が必
要となる。乗算モジュールを１個としてこの演算を４回
行わせる方法もあるが使用される延モジュール数は変ら
ず合計６個となる。
これらを具体化したものが第４図（ｂ）Ｋ示すブロック
図である。複素データのおのおのはメモリＭＥＭからリ
ーダＲ・データバス７４・リングインタフェースＲＩＦ
を通シデータバス７３にある所定の乗算モジュールＭに
入力し、その演算結果はさらに所定の減算モジュールＤ
に入力し、その演算結果がふたたび逆の道順を通ってラ
イタＷを経てメモＩＪＭＥＭへ入力されて計算が終了す
る。
図である。複素データのおのおのはメモリＭＥＭからリ
ーダＲ・データバス７４・リングインタフェースＲＩＦ
を通シデータバス７３にある所定の乗算モジュールＭに
入力し、その演算結果はさらに所定の減算モジュールＤ
に入力し、その演算結果がふたたび逆の道順を通ってラ
イタＷを経てメモＩＪＭＥＭへ入力されて計算が終了す
る。
この方法では、データの精度に関係なく実数部と虚数部
が別々のデータバス信号に含まれるため使用する演算モ
ジュールが多く、演算モジュール間のデータ移動が増加
Ｌデータバスを占有する時間が増加する。またメモリへ
の入出力データも多いのでリーダおよびライタの占有時
間も増加する。
が別々のデータバス信号に含まれるため使用する演算モ
ジュールが多く、演算モジュール間のデータ移動が増加
Ｌデータバスを占有する時間が増加する。またメモリへ
の入出力データも多いのでリーダおよびライタの占有時
間も増加する。
そのため数多く置いた演算モジエールの能力が充分に発
揮できない。
揮できない。
（発明が解決しようとする問題点）
本発明が解決しようとする従来の技術の問題点は上述の
ように１演算モジユ一ル間のデータ移動量の増加による
バス占有率の増加、メモリの入出力データが多いためリ
ーダおよびライダの占有率の増加などがあり、そのため
演算モジュールの能力が充分発揮できないという点にあ
る。
ように１演算モジユ一ル間のデータ移動量の増加による
バス占有率の増加、メモリの入出力データが多いためリ
ーダおよびライダの占有率の増加などがあり、そのため
演算モジュールの能力が充分発揮できないという点にあ
る。
従って本発明の目的は、上期欠点を解決した複素乗算モ
ジー−ル提供することにある。
ジー−ル提供することにある。
（問題点を解決するための手段）
本発明の複素乗算モジーールは、データフロー型計算機
のモジエールにおいて、少なくとも指数部と実仮数部と
虚仮数部からなるデータ部と変数名部とを含む２個のデ
ータ信号を受入し、２個の前記データ信号が揃ったとき
そのデータ部を複素乗算手段に出力し、前記複素乗算手
段から演算結果を入力し、前記演算結果を受入した前記
データ信号を同一形態で送出する待合せ手段と、少なく
とも前記演算に必要な２個の前記データ部を前記待合せ
手段より入力し、２個の前記データ部の複素乗算を行い
、その演算結果を前記待合せ手段に出力する前記乗算手
段とを備えて構成される。
のモジエールにおいて、少なくとも指数部と実仮数部と
虚仮数部からなるデータ部と変数名部とを含む２個のデ
ータ信号を受入し、２個の前記データ信号が揃ったとき
そのデータ部を複素乗算手段に出力し、前記複素乗算手
段から演算結果を入力し、前記演算結果を受入した前記
データ信号を同一形態で送出する待合せ手段と、少なく
とも前記演算に必要な２個の前記データ部を前記待合せ
手段より入力し、２個の前記データ部の複素乗算を行い
、その演算結果を前記待合せ手段に出力する前記乗算手
段とを備えて構成される。
（実施例）
次に本発明について実施例を示す図面を参照して詳細に
説明する。第１図は本発明の一実施例の構成を示すブロ
ック図、第２図は本発明の一実施例の詳細な構成を示す
ブロック図、第３図（ａ）は本発明に使用するデータバ
ス信号の一例を示す構成図、第４図（ａ）は本発明によ
る複素乗算を行う構成の一例を示すブロック図、第５図
（ａ）は本発明による複素乗算を行う方法の一例を示す
説明図である。
説明する。第１図は本発明の一実施例の構成を示すブロ
ック図、第２図は本発明の一実施例の詳細な構成を示す
ブロック図、第３図（ａ）は本発明に使用するデータバ
ス信号の一例を示す構成図、第４図（ａ）は本発明によ
る複素乗算を行う構成の一例を示すブロック図、第５図
（ａ）は本発明による複素乗算を行う方法の一例を示す
説明図である。
本発明の実施例の概要について説明する。
合成開口レーダの画像処理・ソーナーの信号処理などに
使用する高速フーリエ変換処理に付随する複素数演算は
、演算速度を高める必要はあるが演算精度は低くてもよ
い点に着目して、１個のデータバス信号の中に実数部と
虚数部とを含ませて１個のモジュールの中で乗算を行な
わしめる方法を採用したものである。
使用する高速フーリエ変換処理に付随する複素数演算は
、演算速度を高める必要はあるが演算精度は低くてもよ
い点に着目して、１個のデータバス信号の中に実数部と
虚数部とを含ませて１個のモジュールの中で乗算を行な
わしめる方法を採用したものである。
まずデータバス信号の構成は第３図（ａ）を参照するに
セレクト７ラグＭＳＦと変数名部ＩＤとデータ部ＤＡと
からなっておシ、データ部ＤＡは指数部工と実仮数部Ｒ
と虚仮数部Ｊで構成されている。
セレクト７ラグＭＳＦと変数名部ＩＤとデータ部ＤＡと
からなっておシ、データ部ＤＡは指数部工と実仮数部Ｒ
と虚仮数部Ｊで構成されている。
指数部Ｉは実仮数部Ｒと虚仮数部Ｊに共通である。
１個のモジュールで加減算を行うのでこの方法は第５図
（ａ）の説明図によれば、複素数ＡおよびＢが入力され
複素乗算モジー−ルＣＭ中で演算がなされ、その結果は
ＡＸＢが得られる。従って使用される延モジュール数は
１個で１）データバスの混雑を防ぐことになる。
（ａ）の説明図によれば、複素数ＡおよびＢが入力され
複素乗算モジー−ルＣＭ中で演算がなされ、その結果は
ＡＸＢが得られる。従って使用される延モジュール数は
１個で１）データバスの混雑を防ぐことになる。
次にこの演算を行う構成は第４図（ａ）を参照すると、
複素データはデータバス信号としてメモリＭＥＭからリ
ーダＲ・データバス７２・リングインタフェースＲＩＦ
を通シデータパス７１にある複素乗算モジー−ルＣＭに
入力し、その演算結果はふたたび逆の道順を通シライタ
Ｗを経てメモリＭＥＭへ入力され計算が終了する。
複素データはデータバス信号としてメモリＭＥＭからリ
ーダＲ・データバス７２・リングインタフェースＲＩＦ
を通シデータパス７１にある複素乗算モジー−ルＣＭに
入力し、その演算結果はふたたび逆の道順を通シライタ
Ｗを経てメモリＭＥＭへ入力され計算が終了する。
以上のようにリングデータバス方式を例としてデータフ
ロー型計算機を用いて複素乗算を行ったときは、従来の
技術と比較すると、データバス信号や演算モジエールの
数が減少しデータバスが有効に使用でき計算機の演算速
度を増大させることができる。
ロー型計算機を用いて複素乗算を行ったときは、従来の
技術と比較すると、データバス信号や演算モジエールの
数が減少しデータバスが有効に使用でき計算機の演算速
度を増大させることができる。
従ってこの場合の演算モジエールは第１図に示すように
、パスインタフェース６１に入力したデータバス信号１
０１から必要なデータ信号を取出し、複素乗算モジエー
ル１の待合せ回路２に入力する。待合せ回路２では、他
の１個のデータ信号の入力するのを待合せてデータ部Ｄ
Ａのみを複素乗算回路４に送って、ここで演算を行いそ
の結果は待合せ回路２およびバスインタフェース６１を
通してデータバス信号１０１となってデータバスに出力
する。
、パスインタフェース６１に入力したデータバス信号１
０１から必要なデータ信号を取出し、複素乗算モジエー
ル１の待合せ回路２に入力する。待合せ回路２では、他
の１個のデータ信号の入力するのを待合せてデータ部Ｄ
Ａのみを複素乗算回路４に送って、ここで演算を行いそ
の結果は待合せ回路２およびバスインタフェース６１を
通してデータバス信号１０１となってデータバスに出力
する。
ここで本発明の実施例の構成と動作について説明する。
第２図を参照するにこの実施例は待合せ回路２ど、複素
乗算回路４とを備えている。また複素乗算回路４は、乗
算器４１・〜・４４と、減算器４６と、加算器４７と、
制御回路４８とを備えている。
乗算回路４とを備えている。また複素乗算回路４は、乗
算器４１・〜・４４と、減算器４６と、加算器４７と、
制御回路４８とを備えている。
データバス信号１００は、バスインタフェース６１で取
込まれる。データバス信号のセレクトフラグＭＳＦが尚
該モジュールを示しているものであれば、変数名部ＩＤ
とデータ部ＤＡをデータ信号として待合せ回路２に供給
しそこで記憶され、他の１個のデータ信号を待合せる。
込まれる。データバス信号のセレクトフラグＭＳＦが尚
該モジュールを示しているものであれば、変数名部ＩＤ
とデータ部ＤＡをデータ信号として待合せ回路２に供給
しそこで記憶され、他の１個のデータ信号を待合せる。
次のデータ信号がこれと同じ方法で待合せ回路２に入力
したときは、このデータ信号と先に入力して記憶したデ
ータ信号の両者のデータ部ＤＡが出力され複素乗算回路
４に供給される。これと同時にデータ信号の中から変数
名部ＩＤを取シ出してその名称と待合せ回路２の中にあ
る索引表とを照合し、乗算器４１・〜・４４および減算
器４６ならびに加算器４７を制御するための第一の制御
信号２１０を制御回路４８に入力させる。
したときは、このデータ信号と先に入力して記憶したデ
ータ信号の両者のデータ部ＤＡが出力され複素乗算回路
４に供給される。これと同時にデータ信号の中から変数
名部ＩＤを取シ出してその名称と待合せ回路２の中にあ
る索引表とを照合し、乗算器４１・〜・４４および減算
器４６ならびに加算器４７を制御するための第一の制御
信号２１０を制御回路４８に入力させる。
複素乗算回路４に入力した２個のデータ部ＤＡを参照付
号２０１と２０２とで区別し、このデータ部２０１・２
０２が制御回路４８から出力される第二の制御信号２０
４・〜・２０７の制御に従って（例えばゲートを開くな
どの方法で）乗算器４１・〜・４４に入力され演算を行
う。乗算器４１は２個の実仮数部の乗算を行い乗算器４
２は２個の虚仮数部の乗算を行い、その結果を減算器４
６に出力し、減算器４６では制御回路４８からの第二の
制御信号２０８に制御されて演算を行う。また、乗算器
４３・４４はいずれも実仮数部と虚仮数部との乗算を行
い、その結果を加算器４７に出力し、加算器４７では制
御回路４８からの第二の制御信号２０９に制御されて演
算を行う。
号２０１と２０２とで区別し、このデータ部２０１・２
０２が制御回路４８から出力される第二の制御信号２０
４・〜・２０７の制御に従って（例えばゲートを開くな
どの方法で）乗算器４１・〜・４４に入力され演算を行
う。乗算器４１は２個の実仮数部の乗算を行い乗算器４
２は２個の虚仮数部の乗算を行い、その結果を減算器４
６に出力し、減算器４６では制御回路４８からの第二の
制御信号２０８に制御されて演算を行う。また、乗算器
４３・４４はいずれも実仮数部と虚仮数部との乗算を行
い、その結果を加算器４７に出力し、加算器４７では制
御回路４８からの第二の制御信号２０９に制御されて演
算を行う。
減算器４６の出力は演算結果の実数部であシ加算器４７
の出力は演算結果の虚数部となるので、これらは第二の
制御信号２０８・２０９に従って直列にされてデータ部
２０３として待合せ回路２へ供給される。待合せ回路２
では、データ部２０３を参照付号ＤＡとして、これに変
数名部ＩＤとセレクトフラグＭ８Ｆとを付加してパスイ
ンタフェース６１を通してデータバス信号１０１となっ
てデータバスに出力する。
の出力は演算結果の虚数部となるので、これらは第二の
制御信号２０８・２０９に従って直列にされてデータ部
２０３として待合せ回路２へ供給される。待合せ回路２
では、データ部２０３を参照付号ＤＡとして、これに変
数名部ＩＤとセレクトフラグＭ８Ｆとを付加してパスイ
ンタフェース６１を通してデータバス信号１０１となっ
てデータバスに出力する。
複素乗算回路４を構成している減算器４６と加算器４７
は構造上簡単な操作によって機能の変更が可能であるこ
とが多い。例えば変数名部ＩＤの内容によっては演算結
果として共役複素数を必要とするときには、待合せ回路
２であらかじめ用意した索引表と変数名部ＩＤとを照合
してその結果、待合せ回路２から制御回路４８へ出力す
る第一の制御信号２１０を通して制御回路４８から出力
する第二の制御信号に上述した共役複素数を出力するよ
うな信号（この場合は加算器２０９の出力の符号を替え
るようにする信号）を加えておけばよい。
は構造上簡単な操作によって機能の変更が可能であるこ
とが多い。例えば変数名部ＩＤの内容によっては演算結
果として共役複素数を必要とするときには、待合せ回路
２であらかじめ用意した索引表と変数名部ＩＤとを照合
してその結果、待合せ回路２から制御回路４８へ出力す
る第一の制御信号２１０を通して制御回路４８から出力
する第二の制御信号に上述した共役複素数を出力するよ
うな信号（この場合は加算器２０９の出力の符号を替え
るようにする信号）を加えておけばよい。
（発明の効果）
以上詳細に説明したように、本発明の複素乗算モジーー
ルは、これをデータフロー型計算機に適用するときは延
演算モジュール数が６個から１個に減じ、従、りて移動
量が減少するのでバス占有率も減少して演算の高速化が
できるという効果がある。
ルは、これをデータフロー型計算機に適用するときは延
演算モジュール数が６個から１個に減じ、従、りて移動
量が減少するのでバス占有率も減少して演算の高速化が
できるという効果がある。
第１図は本発明の一実施例の構成を示すブロック図、第
２図は本発明の一実施例の詳細な構成を示すブロック図
、第３図（ａ）は本発明に使用するデータバス信号の一
例を示す構成図、第３図（ｂ）は従来のデータフロー型
計算機に使用するデータバス信号の一例を示す構成図、
第４図（ａｌは本発明による複素乗算を行う構成の一例
を示すブロック図、第４図（ｂ）は従来のデータフロー
型計算機を使用して複素乗算を行う構成の一例を示すブ
ロック図、第５図（ａ）は本発明による複素乗算を行う
方法の一例を示す説明図、第５図（ｂ）は従来のデータ
フロー型計算機を使用して複素乗算を行う方法の一例を
示す説明図である。 １・・・・・・複素乗算モジエール、２・・・・・・待
合せ回路、４・・・・・・複素乗算回路、６１・・・・
・・バスインタフェース。 （′−一 耳 １ 図 ＄ ２ 図 ＭＳＦ二 毛ジュール七し７トフフク゛ＩＤ −ｔ−
ａ 石ｓ”ｌ’ １ ： イ旨礫耐壱昏 Ｆ ： プ〔イ反な部 Ｊ −，１−、五Ｌ イメ２Ｊ３し乏１ン（より
Ａ二 テ゛−ダ嵜 竿 ３ 図 Ａ：方υ、１モ：已二）】、−ンＬＷ″、ライフＤ：滅
扉モラｌ−ノＬ Ｒ： ソーグ ７プ：東耳モシュ−）Ｌ ／？ＩＦ”、’Ｊ＞ｆイ
；７７ｘ−ズ募 ４ 閏 ＣＨ：椎童乗算モジ理ル ＸＢ （ａ） 算 ５
２図は本発明の一実施例の詳細な構成を示すブロック図
、第３図（ａ）は本発明に使用するデータバス信号の一
例を示す構成図、第３図（ｂ）は従来のデータフロー型
計算機に使用するデータバス信号の一例を示す構成図、
第４図（ａｌは本発明による複素乗算を行う構成の一例
を示すブロック図、第４図（ｂ）は従来のデータフロー
型計算機を使用して複素乗算を行う構成の一例を示すブ
ロック図、第５図（ａ）は本発明による複素乗算を行う
方法の一例を示す説明図、第５図（ｂ）は従来のデータ
フロー型計算機を使用して複素乗算を行う方法の一例を
示す説明図である。 １・・・・・・複素乗算モジエール、２・・・・・・待
合せ回路、４・・・・・・複素乗算回路、６１・・・・
・・バスインタフェース。 （′−一 耳 １ 図 ＄ ２ 図 ＭＳＦ二 毛ジュール七し７トフフク゛ＩＤ −ｔ−
ａ 石ｓ”ｌ’ １ ： イ旨礫耐壱昏 Ｆ ： プ〔イ反な部 Ｊ −，１−、五Ｌ イメ２Ｊ３し乏１ン（より
Ａ二 テ゛−ダ嵜 竿 ３ 図 Ａ：方υ、１モ：已二）】、−ンＬＷ″、ライフＤ：滅
扉モラｌ−ノＬ Ｒ： ソーグ ７プ：東耳モシュ−）Ｌ ／？ＩＦ”、’Ｊ＞ｆイ
；７７ｘ−ズ募 ４ 閏 ＣＨ：椎童乗算モジ理ル ＸＢ （ａ） 算 ５
Claims (1)
- 【特許請求の範囲】 データフロー型計算機のモジュールにおいて、少なくと
も指数部と実仮数部と虚仮数部からなるデータ部と変数
名部とを含む２個のデータ信号を受入し、２個の前記デ
ータ信号が揃ったときそのデータ部を複素乗算手段に出
力し、前記複素乗算手段から演算結果を入力し、前記演
算結果を受入した前記データ信号を同一形態で送出する
待合せ手段と、 少なくとも前記演算に必要な２個の前記データ部を前記
待合せ手段より入力し、２個の前記データ部の複素乗算
を行い、その演算結果を前記待合せ手段に出力する前記
乗算手段とを備えてなる複素乗算モジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60077825A JPS61235945A (ja) | 1985-04-12 | 1985-04-12 | 乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60077825A JPS61235945A (ja) | 1985-04-12 | 1985-04-12 | 乗算器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61235945A true JPS61235945A (ja) | 1986-10-21 |
Family
ID=13644815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60077825A Pending JPS61235945A (ja) | 1985-04-12 | 1985-04-12 | 乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61235945A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57146361A (en) * | 1981-03-06 | 1982-09-09 | Hitachi Ltd | Decentralized processing method |
| JPS5936857A (ja) * | 1982-08-25 | 1984-02-29 | Nec Corp | プロセツサユニツト |
| JPS5969845A (ja) * | 1982-10-15 | 1984-04-20 | Nec Corp | デ−タ駆動制御方式 |
-
1985
- 1985-04-12 JP JP60077825A patent/JPS61235945A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57146361A (en) * | 1981-03-06 | 1982-09-09 | Hitachi Ltd | Decentralized processing method |
| JPS5936857A (ja) * | 1982-08-25 | 1984-02-29 | Nec Corp | プロセツサユニツト |
| JPS5969845A (ja) * | 1982-10-15 | 1984-04-20 | Nec Corp | デ−タ駆動制御方式 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6298472B1 (en) | Behavioral silicon construct architecture and mapping | |
| JP2664666B2 (ja) | プロセッサ | |
| EP0075593A1 (en) | MICRO-PROGRAMMABLE BIT WAFER PROCESSOR FOR SIGNAL PROCESSING APPLICATIONS. | |
| TW557574B (en) | Functional module model, pipelined circuit synthesis and pipelined circuit device | |
| JPS61235945A (ja) | 乗算器 | |
| RU2192045C1 (ru) | Ранговый фильтр | |
| Gołka et al. | Implementation of a universal replicable DSP core in FPGA devices for cascade audio signal processing applications | |
| JPS61235944A (ja) | 加減算器 | |
| JPS62212763A (ja) | 計算機ネツトワ−クにおけるジヨブ実行方式 | |
| JPH0640337B2 (ja) | パイプライン演算装置 | |
| JPS59114665A (ja) | 並列計算機システム | |
| JPH05324694A (ja) | 再構成可能並列プロセッサ | |
| EP0188458A1 (en) | The multi input fast adder | |
| JP2953918B2 (ja) | 演算装置 | |
| US20010016864A1 (en) | Computing unit for signal processing | |
| JPS61138333A (ja) | 演算モジユ−ル | |
| JPH04364525A (ja) | 並列演算装置 | |
| RU2143131C1 (ru) | Сплайн-интерполятор | |
| RU1817100C (ru) | Вычислительное устройство матричной вычислительной системы | |
| JP2714015B2 (ja) | 論理回路合成装置 | |
| JP2696903B2 (ja) | 数値計算装置 | |
| RU1797108C (ru) | Арифметическое устройство с микропрограммным управлением | |
| JPS5966747A (ja) | 乗算装置 | |
| JPS62123526A (ja) | デイジタル信号プロセツサ用中央処理装置 | |
| JPS6116330A (ja) | ビツトシフト方式 |