JPS61245259A - アドレス制御回路 - Google Patents
アドレス制御回路Info
- Publication number
- JPS61245259A JPS61245259A JP60086931A JP8693185A JPS61245259A JP S61245259 A JPS61245259 A JP S61245259A JP 60086931 A JP60086931 A JP 60086931A JP 8693185 A JP8693185 A JP 8693185A JP S61245259 A JPS61245259 A JP S61245259A
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- JP
- Japan
- Prior art keywords
- address
- area
- address area
- real memory
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 1
Landscapes
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、アドレス空間に実メモリまたは入出力装置の
アドレスを割り当てるアドレス制御回路に関する。
アドレスを割り当てるアドレス制御回路に関する。
従来、この種のアドレス制御回路は、実メモリまたは入
出力装置をアドレス空間に割り当てる際は、ゲート等の
論理回路を用いて実メモリまたは入出力装置のアドレス
をあらかじめ定められたアドレス領域に固定するか、あ
るいは複数のデフード回路を準備しておいて、これを切
換えることによりアドレスの設定領域を段階的に設定し
ていた。
出力装置をアドレス空間に割り当てる際は、ゲート等の
論理回路を用いて実メモリまたは入出力装置のアドレス
をあらかじめ定められたアドレス領域に固定するか、あ
るいは複数のデフード回路を準備しておいて、これを切
換えることによりアドレスの設定領域を段階的に設定し
ていた。
したがって、このような従来のアドレス制御回路では、
アドレス空間上の任意のアドレス領域を選んで実メモリ
または入出力装置を割り当てることができず、また、ア
ドレス領域を多数細かく設定するためにはデフード回路
数が多くなるなどの欠点があった。
アドレス空間上の任意のアドレス領域を選んで実メモリ
または入出力装置を割り当てることができず、また、ア
ドレス領域を多数細かく設定するためにはデフード回路
数が多くなるなどの欠点があった。
本発明は、実メモリまたは入出力装置をアドレス空間に
割り当てる際に、割り当てられるアドレ大領域の開始ア
ドレスとアドレス領域範囲とを任意に設定して、アドレ
ス領域の開始アドレスが実メモリまたは入出力装置の初
期番地となるように変換し、さらにその変換されたアド
レスが設定されたアドレス領域範囲に入っているかどう
かを示すアドレス領域選択信号を出力するようにしたも
のである。
割り当てる際に、割り当てられるアドレ大領域の開始ア
ドレスとアドレス領域範囲とを任意に設定して、アドレ
ス領域の開始アドレスが実メモリまたは入出力装置の初
期番地となるように変換し、さらにその変換されたアド
レスが設定されたアドレス領域範囲に入っているかどう
かを示すアドレス領域選択信号を出力するようにしたも
のである。
すなわち、本発明のアドレス制御回路は実メモりまたは
入出力装置アドレス空間に割り当てる際に、割り当てら
れるアドレス領域の開始アドレスとアドレス領域範囲の
情報が設定されるアドレス領域設定回路と、そのアドレ
ス領域の開始アドレスとアドレス空間を制御するアドレ
ス情報とよりアドレス領域の開始アドレスが実メモリま
たは入出力装置の初期番地となるように演算して変換ア
ドレスを出力するアドレス演算回路と、アドレス演算回
路から出力された変換アドレスのうちアドレス領域設定
回路により設定されたアドレス領域範囲内にあるアドレ
スを選択するためのアドレス領域選択信号を出力する論
理回路とより構成されている。
入出力装置アドレス空間に割り当てる際に、割り当てら
れるアドレス領域の開始アドレスとアドレス領域範囲の
情報が設定されるアドレス領域設定回路と、そのアドレ
ス領域の開始アドレスとアドレス空間を制御するアドレ
ス情報とよりアドレス領域の開始アドレスが実メモリま
たは入出力装置の初期番地となるように演算して変換ア
ドレスを出力するアドレス演算回路と、アドレス演算回
路から出力された変換アドレスのうちアドレス領域設定
回路により設定されたアドレス領域範囲内にあるアドレ
スを選択するためのアドレス領域選択信号を出力する論
理回路とより構成されている。
本発明の実施例について図面を参照して説明する０
第１図は本発明によるアドレス制御回路の一実施例を示
すブ四ツク図である。
すブ四ツク図である。
本実施例のアドレス制御回路は、アドレス空間に実メモ
リを割り当てる際に、アドレス領域の開始アドレスとア
ドレス領域範囲の情報を任意に設定できるアドレス領域
設定回路１と、アドレス領域設定回路１より出力された
アドレス領域の開始アドレス５とアドレス空間を制御す
るアドレス情報４とより、アドレス領域の開始アドレス
が実メモリの初期番地となるように演算して変換アドレ
ス７を出力するアドレス演算回路２と、変換アドレス７
のうちアドレス領域設定回路１より出力されたアドレス
領域範囲６にあるアドレスを選択するための、すなわち
実メモリの割り当てられたアドレス領域が選択されたこ
とを示すアドレス領域選択信号８を出力する論理回路８
とより構成されている。
リを割り当てる際に、アドレス領域の開始アドレスとア
ドレス領域範囲の情報を任意に設定できるアドレス領域
設定回路１と、アドレス領域設定回路１より出力された
アドレス領域の開始アドレス５とアドレス空間を制御す
るアドレス情報４とより、アドレス領域の開始アドレス
が実メモリの初期番地となるように演算して変換アドレ
ス７を出力するアドレス演算回路２と、変換アドレス７
のうちアドレス領域設定回路１より出力されたアドレス
領域範囲６にあるアドレスを選択するための、すなわち
実メモリの割り当てられたアドレス領域が選択されたこ
とを示すアドレス領域選択信号８を出力する論理回路８
とより構成されている。
次に本実施例の動作を第１図の各ブロックにおけるアド
レスの変換の過程を示す第２図を参照しながら説明する
。
レスの変換の過程を示す第２図を参照しながら説明する
。
本実施例では第２図（１）に示すアドレス空間の一部で
あるｎ１１番上りＮ、の範囲（斜線の領域）が実メモリ
に割り当てられる予定のアドレス領域とする。
あるｎ１１番上りＮ、の範囲（斜線の領域）が実メモリ
に割り当てられる予定のアドレス領域とする。
この予定されたアドレス領域はアドレス領域設定回路１
に設定されて、アドレス領域の開始アドレス５（ｎり、
およびアドレス領域範囲６（Ｎｔ）として出力される。
に設定されて、アドレス領域の開始アドレス５（ｎり、
およびアドレス領域範囲６（Ｎｔ）として出力される。
アドレス演算回路２はアドレス空間を制御するアドレス
情報４（最終アドレスｎ−）とアドレス領域の開始アド
レス５（ｎｔ）との間で減算を行って、第２図（２）に
示すように、設定されたアドレス領域の開始アドレスｎ
、が割り当てられた実メモリの初期番地０になるように
全体のアドレスを変換し、変換アドレス７として出力す
る。
情報４（最終アドレスｎ−）とアドレス領域の開始アド
レス５（ｎｔ）との間で減算を行って、第２図（２）に
示すように、設定されたアドレス領域の開始アドレスｎ
、が割り当てられた実メモリの初期番地０になるように
全体のアドレスを変換し、変換アドレス７として出力す
る。
論理回路８は、アドレス演算回路２から出力された、変
換アドレス７をアドレス領域設定回路ｌで設定されたア
ドレス領域範囲６（Ｎｔ）と逐次、比較し、変換アドレ
ス７がアドレス領域範囲６（Ｎｌ）の内にあることを示
すハイレベルのアドレス領域選択信号８を出力し、（ｎ
３ｎｔ）の変換アドレス７が入力すると、実メモリの割
り当てられたアドレス領域が選択されたことを示すロウ
レベルのアドレス領域選択信号８を出力する。第２図（
８）はこの結果選択されたアドレス領域を示している。
換アドレス７をアドレス領域設定回路ｌで設定されたア
ドレス領域範囲６（Ｎｔ）と逐次、比較し、変換アドレ
ス７がアドレス領域範囲６（Ｎｌ）の内にあることを示
すハイレベルのアドレス領域選択信号８を出力し、（ｎ
３ｎｔ）の変換アドレス７が入力すると、実メモリの割
り当てられたアドレス領域が選択されたことを示すロウ
レベルのアドレス領域選択信号８を出力する。第２図（
８）はこの結果選択されたアドレス領域を示している。
本実施例では実メモリをアドレス空間に割り当てる場合
について説明したが、入出力装置をアドレス空間に割り
当てる場合も同様である。
について説明したが、入出力装置をアドレス空間に割り
当てる場合も同様である。
以上説明したように本発明は、実メモリまたは入出力装
置をアドレス空間に割り当てる際に、割り当てられるア
ドレス領域の開始アドレスとアドレス領域範囲とを任意
に設定して、アドレス領域の開始アドレスが実メモリま
たは入出力装置の初期番地となるように変換し、さらに
その変換されたアドレスが設定されたアドレス範囲に入
っているかどうかを示すアドレス領域選択信号を出力す
ることにより、アドレス空間上の任意のアドレス領域に
対し、実メモリまたは入出力装置のアドレスを自由に設
定することができ、特に増設用メモリボードのように、
必要に応じているいろのアドレス空間に必要容量分だけ
を切換使用するパッケージの回路に適用した場合１その
効果は大きい。
置をアドレス空間に割り当てる際に、割り当てられるア
ドレス領域の開始アドレスとアドレス領域範囲とを任意
に設定して、アドレス領域の開始アドレスが実メモリま
たは入出力装置の初期番地となるように変換し、さらに
その変換されたアドレスが設定されたアドレス範囲に入
っているかどうかを示すアドレス領域選択信号を出力す
ることにより、アドレス空間上の任意のアドレス領域に
対し、実メモリまたは入出力装置のアドレスを自由に設
定することができ、特に増設用メモリボードのように、
必要に応じているいろのアドレス空間に必要容量分だけ
を切換使用するパッケージの回路に適用した場合１その
効果は大きい。
第１図は本発明によるアドレス制御回路の一実施例を示
すブロック図、第２図は実メモリに対して割り当てられ
たアドレス領域の変換例を示す図である。 １・・・・・・アドレス領域設定回路、２・・・・・・
アドレス演算回路、 ８・・・・・・論理回路、 ４・・・・・・アドレス情報、 ５・・・・・・アドレス領域の開始アドレス、６・・・
・・・アドレス領域範囲、 ７・・・・・・変換アドレス、 ８・・・・・・アドレス領域選択信号。 第 １ 図 ■
すブロック図、第２図は実メモリに対して割り当てられ
たアドレス領域の変換例を示す図である。 １・・・・・・アドレス領域設定回路、２・・・・・・
アドレス演算回路、 ８・・・・・・論理回路、 ４・・・・・・アドレス情報、 ５・・・・・・アドレス領域の開始アドレス、６・・・
・・・アドレス領域範囲、 ７・・・・・・変換アドレス、 ８・・・・・・アドレス領域選択信号。 第 １ 図 ■
Claims (1)
- アドレス空間内に割り当てられる実メモリまたは入出力
装置のアドレス領域の開始アドレスとアドレス領域範囲
の情報が設定されるアドレス領域設定回路と、アドレス
空間を制御するアドレス情報とアドレス領域設定回路よ
り出力されたアドレス領域の開始アドレスとから、アド
レス領域の開始アドレスが実メモリまたは入出力装置の
初期番地となるように演算して変換アドレスを出力する
アドレス演算回路と、アドレス演算回路から出力された
変換アドレスのうちアドレス領域設定回路により設定さ
れたアドレス領域範囲内にあるアドレスを選択するため
のアドレス領域選択信号を出力する論理回路とを有する
アドレス制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60086931A JPS61245259A (ja) | 1985-04-23 | 1985-04-23 | アドレス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60086931A JPS61245259A (ja) | 1985-04-23 | 1985-04-23 | アドレス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61245259A true JPS61245259A (ja) | 1986-10-31 |
Family
ID=13900607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60086931A Pending JPS61245259A (ja) | 1985-04-23 | 1985-04-23 | アドレス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61245259A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0228849A (ja) * | 1988-07-19 | 1990-01-30 | Matsushita Electric Ind Co Ltd | メモリ装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS513736A (ja) * | 1974-06-28 | 1976-01-13 | Matsushita Electric Works Ltd | Kiokuadoresusetsuteihoshiki |
| JPS5692658A (en) * | 1979-12-26 | 1981-07-27 | Toshiba Corp | Memory unit |
-
1985
- 1985-04-23 JP JP60086931A patent/JPS61245259A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS513736A (ja) * | 1974-06-28 | 1976-01-13 | Matsushita Electric Works Ltd | Kiokuadoresusetsuteihoshiki |
| JPS5692658A (en) * | 1979-12-26 | 1981-07-27 | Toshiba Corp | Memory unit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0228849A (ja) * | 1988-07-19 | 1990-01-30 | Matsushita Electric Ind Co Ltd | メモリ装置 |
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