JPS61259364A - 電子郵便料金計 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は郵便料金計に関し、詳細にはプリント及び会計
機能のマイクロコンピュータ制御を有する電子郵便料金
計に関する。

この種の装置は一般に知られておシ、例えば米国特許第
３，９７８，４５７号に説明されている。この特許は、
プリントされるべき郵便料金に相当するデータをマニュ
アルに実時間でＲＡＭに導入するためのキーボードを備
え友郵便料金計についてのシステムを開示している。デ
ータはパワーダウンの際に不揮発メモリ内に記憶され、
パワーアップの際にＲＡＭに読み込まれる。

米国特許請求第４，４８１，６０４号は各郵便プリント
動作に対して、同一のデータがそれぞれ２つの別個のし
かし同一のＣＭＯＳバッテリパック不揮発メモリ内に記
憶されるという冗長メモリ装Ｒｋ備えた電子郵便料金計
を開示している。

これら既知の装置において、基本データが料金計の不揮
発メモリ内に正しく記憶されなかった時がしばしばあつ
友ことがわかった。一つの理由はその装置へのアクセス
の不適当な選択にあることがわかっている。このような
違法なアクセスを解決する１つの方法がＣｏｕ１θｕｒ
他に発行された米国特許第３，４７８，３２４号に説明
されている。この引例によυしめされているシステムは
、不適当な命令のような違法コードを検出して、違法動
作の形式を示すコードと共に違法動作パルスを与える手
段を備えている。

既知の電子郵便料金計において、マイクロプロセッサの
爾位アドレスビットするいはその組み合わせがマイクロ
コンピュータの命令に基づいてアクセスされるべきメモ
リあるいは周辺装置を選択つま９使用可能にする標準の
デコーダに使用されている。これは通常はうまく動作す
るが、マイクロコンピュータの不適当な動作つまりバス
のアドレスラインのうちの１つの故障の多く場合に、不
適当なビットがデコート９され、かつ誤った装置を使用
可能にする選択論理ゲートは、誤ったデータをメモリか
ら読み取らせるあるいは最悪の場合にはデータをいかな
る誤動作の指示もなしに知られていないメモリあるいは
周辺装置に書き込ませるようにする。このことが発生し
た場合には、郵便料金計が故障した時にサービス員が郵
便料金計内の不揮発メモリから基本的な情報を回復でき
ないという強い可能性がある。本発明ではデータが適正
な不揮発メモリにのみ書き込まれたことを保証する友め
に、その装置に適当なアドレスが通信てれた時だけに、
適当なメモリあるいはデバイス、特にＮＶＭの選択を保
証するような方法でマイクロプロセッサにより呼び出さ
れたアドレスをデコードする論理回路が備えられている
。本発明では、データが適正な装置にのみ書き込まれか
つ読み取られることを保証するｔめに、マイクロプロセ
ッサからの読み取りあるいは書き込みストローノがＥＰ
Ｍ内の装置のどれにも適当でないアドレスをアクセスし
ようとした時には、マイクロプロセッサから他の装装置
へ通信されるアドレスをデコードし、警報信号を与える
という論理回路が設けられている。

従って、本発明の第１の目的は、適正なロケーションへ
の適当なデータの書き込み及び読み取シを特に保証する
ように適当なアビレスがマイクロプロセッサと通信した
時にのみ、適正な選択信号を与えるデコード信号を提供
することである。

本発明の別の目的は、電子郵便料金計内に、単一バイト
ロケーションまで分解するアドレスデコード 本発明の別の目的は、適当なデータの適当なロケーショ
ンからの読み取シ及び書き込みを特に保証するために、
適当なアビレスがマイクロプロセッサから通信されなか
ったことを示す警報信号を与えることである。

本発明の別の目的は、違法なアドレスアクセスが行なわ
れたという警報信号を与える定めに、電子郵便料金計内
に、アドレスデコード らマイクロプロセッサ割）込み信号を与えることである
。

以下に図面を参照して本発明の実施例について詳細に説
明する。

第１図は本発明が組み込まれている料金計のブロック図
である。この料金計は既知であシ、例えば本発明の譲受
人に譲渡されたＣｈｅｃｋ　ｅｔ　ａｔに発行され米国
特許第３，９　７　８，４　５　７号に説明されている
。この引用され之特許ではＣＰＵの制御の下での作業メ
モリはＲＡＭである。データは料金計への電力の損失あ
るいは遮断の際にこのＲＡＭから不揮発メモリへ転送さ
れねばならない。

Ｒｏｎｅｏ　Ａｌｃａｔｅｌに譲渡された米国特許第４
，４８１，６０４号は、ＲＡＭ及び不揮発メモリが実時
間での動作及び郵便料金レジスタ内での情報の長期間の
配置の両方に使用されるバッテリバックＣＭＯ８ＲＡＭ
に組み合わされているという電子郵便料金計を開示して
いる。１９８３年８月ｌＯ日に公表されかつ本発明の譲
受人に譲渡されたＥＰＣ出願第０．０８５，３８５号は
改良されたデュアルノンメモリシステムを開示しており
、特に引用により組み込まれた。このような装置はＣｈ
ｅｃｋの特許に説明された電子郵便料金計を組み合わさ
れておシ、またここに開示された発明に適していること
が当業者に理解できる。ここに開示され友デコーダ構成
は、本件と同日に出願されかつ本発明の譲受人に譲渡さ
れた出願番号第７１０，８０２号の「不揮発メモリ安全
回路を有する郵便料金計（ＰＯ８ＴＡＧＥＭＥＩ：ＴＥ
ＲＷ工ＴＨＡ　Ｎ０Ｎ−ＶＯＬＡＴ工ＬＥ　ＭＥＭＯＲ
ＹＳＥＣＵＲ工ＴＹ　ＣＩＲＣＵ工Ｔ）　Ｊに開示され
友回路と共に基本的な郵便データを更に保護する方法及
び装置を提供するために便利に使用される。

第１図において、本装置の一般的な機能の構成の中心は
ＣＰＵである。このＣＰＵは、基本的な料金計の機能の
制御の実行、任意の入力データに基づいた計算の実行、
及びデータの各種のメモリへの流れの制御のために、Ｒ
ＯＭ（ＰＭ）内にプログラムされた命令により使用され
る。

このシステムは、例えば引用によシ組み込まれたＳｏｄ
ｅｒｂｅｒｇ　ヘの米国特許第４，３０１，５０７号に
説明されているような適当な入力手段「工」あるいは通
信手段「Ｃ」から供給されたデータに基づいて動作する
。このデータはＲＯＭ内のプログラムの制御の下でまた
システムの動作中いつでもＣＰＵに送られ、システムの
各種の特徴に基づいて適当な貸方／借方対照表あるいは
他の蓄積を望まれた場合には、入力手段「工」により与
えられる適当な命令がＣＰＵに必要情報？記憶している
メモリ内の所望のロケーションをアクセスさせる。この
情報は出カニニット「０」上に表示される。周知のよう
に、入力及び出カニニットはデータ２　ＣＰＵへ転送し
ＣＰＵからデータを受ける几めに適当なマルチプレック
スユニットｌ’−ＭＰＪにより多重化できる。

第２図の本発明のプロセッサインタフェース回路の構成
を示すブロック図であり、アドレスデコーダと、電子郵
便料金計の各種要素の選択及び制御のために関連の選択
回路とを有している。ここに開示されている回路構成は
好適にはカスタムＬＳＩマイクロチップ内に具体化され
ているが、通常の論理要素の使用も意図できることがわ
かる。

第２図に戻って、回路の全体ブロック図が一般的にｌＯ
で示されている。デマルチプレクサ１２は通常の方法で
マイクロプロセッサ（第２図には図示せず）のアドレス
／データバス１４？デマルチプレツクスする。このマイ
クロプロセッサは・工ｎｔｅ’ｌ　Ｃｏｒｐｏｒａｔｉ
ｏｎから市販されている８０８５シリーズマイクロプロ
セツ？あるい（ｄＮａｔｉｏｎａｌＳｅｍｉｃｏｎｄｕ
ｃｔｏｒ　Ｃｏｎｐｏｒａｔｉｏｎから市販されている
Ｎ５Ｃ８００シリーズマイクロプロセツサでよい。

バス１４は通常のトランンーバ回路１８′ｆｒ：介して
通信ライン１６上をデマルチプレクサ１２と通信する。

最も良い結果には、マイクロプロセッサからのＡＤＤＲ
ＥＳＳ　ＬＡＴＣＨＥＮＡＢＬＥ（ＡＬＥ）信号２０が
マイクロプロセッサ読み取りストローブ信号２２とアン
ト９をとられて（ａｎｄｅｄ）、デマルチプレクサ１２
へのアドレス情報をラッチするラッチ信号を与える。

デマルチプレックスされたアドレス９報ハＥＰＭの他の
部分で使用するためにライン２４に送られ、２６でデコ
ーダ部２８と内部的に接続される。マイクロプロセッサ
から直接の高位アドレス信号はライン３０上をデコード
部２６と通信する。外部デコード信号ＥＸＴＤＥＣもデ
コード部２８に入力される。

デコード部２８は２６及び３０で完全な入力アドレスを
受信しデコードシて、システムの各部へ選択出力を与え
る。低位のデマルチプレクスされたアドレスラインＡＱ
、ＡＩ及びＡ２は、マイクロプロセッサから３４で受信
したマイクロプロセッサ書き込みストローブＷＲと共に
、フリップフロップ３２を制御する入力として使用され
る。以下に更に説明されるように、制御フリップフロッ
プ部は、デコーダリセット信号と他の受信信号、例えば
ＥＸＴ−工ＮＴＰ違法メモリアクセス出力ピンの附勢で
発生されたパルス信号、及び制御フリップ７０ツブブロ
ツクの選択のために選択信号Ｃ０ＮＴＲＬ　−ｓ、に加
えてこれらの入力に応答して４つの制御信号を発生する
。

デコーダ２８からの出力はＮＶＭ出力制御ブロック３６
に与えられる。本発明のこの制御ブロック３６はフェー
ルセーフＮＶＭ　７’バイス選４１１−、ｌ。

ＮＶＭ書き込みラインが「能動」状態に短絡されている
場合には、どのＮＶＭの選択も使用禁止される。

他の装置が選択されている時あるいは両方のＮＶＭが同
時に選択されている場合にはＮＶＭ書き込みストローブ
は使用禁止される。

本発明では、デコーダ２８と共に違法アドレス制御ブロ
ック３８は、マイクロプロセッサ読み取シあるいは書き
込みストローブが違法の、つまり使用されていないメモ
リスに一スをアクセスしようとした時を検出して、以下
に述べるようにプロセッサを遮断する信号出力を与える
。

状態及び制御ブロック４０は制御フリップフロップ部か
らの出力を監視して、デコーダリセットを発生しかつ１
ｍｃｈｏｐｌｅｘＪ　Ｉ１０部４２を介して内部あるい
は外部通信の選択を制御する制御ボートを与える。好適
には、この部分はシリアル通信用の送信ポー速度をセッ
トする８ビツトタイマーも有している。

デュアルタイマ一部４４は２つのプログラマブル１６−
ピッドタイマーを与える。好適には、システムクロック
はタイマーへのクロック入力である。各々は、プログラ
ムされたカウントが達成された時に割シ込みを発生する
連続的なあるいはワンショットの動作を適当にプログラ
ムできる。都合のよいことには、８ビツトカウンタデバ
イダはクロック入力をプリスケールするために選択でき
るかあるいは第１のタイマーのりツプル出力は第２のタ
イマーへのクロック入力として選択できる。

シリアルＩ１０ブロック４６及びパラレルエ１０ブロッ
ク４８は、キーボード及びディスプレイとの通信のため
に、及びモータ制御、検出郵便料金値及び線制御機能の
ために使用される。

最も良い結果には、割シ込み状態及び制御ブロック５０
は、システムプロセラ丈を中断される選択割り込みを使
用可能にするために割り込みマスク制御ポートと共に備
えられている。

第３図は本発明のデコードされたメモリマツプを与える
デコーダブロックの実施例の回路図である。重ねられた
円と交差する線はカスタム化されたチップ構成内の好適
の導電路を示すために使用される。以下に説明されるよ
うに、図示の構成は、テコ−）”されたメモリマツプが
２，３の−ｙス／（７）変更のみによって容易に変更で
きる点で極めて便利であることがわかる。

前述したように、マイクロプロセッサ及びデマルチプレ
クサから既知の方法で通信された種々のアドレスはそれ
ぞれデコーダブロック２８のリート＃Ａ１ないしＡ１５
に送られる。アビレスラインＡｌｌないしＡ１５上のア
ドレスビットはＮＡＮＤゲート５２．５４．５６．５８
及び６０に送られ、インバータ６２．６４．６６．６８
及び７０で反転されて、図示のようにＮＡＮＤゲート５
２．５４．５６及び５８に送られる。外部デコード信号
７２（第２図参照）もＮＡＮＤゲー）６０に送られる。

ＮＡＮＤゲート６゜の出力はゲート５２．５４及び５６
の出力とノア（ＮＯＲ）をとられる。ＥＸＴＤＥＣ信号
もゲート５８に与えられる。「能動」の時にはこの信号
はデコード機能を使用禁止する。好適実施例について第
３図に図示され友接続からのデコード出力は表１及び第
４図に示されているものである。

表　　　Ｉ 出力 ＲＯＭ＃　　　　　：外部ＰＲＯＭメモリ選択シＷ＃　
　　　：外部シ困メモリ選択 ５ＥＬ１：外部ＮｖＭ＃ｌノ選択ヲ発生ＳＥＬ　２　　
　　　：　外部ＮＶＭ＃２　（Ｄ選択’ｔ　発生ＣＮＴ
ＲＬ−８＼　°：内部制御フリップフロップブロックの
選択工ＮＴＲ−３’３　　　：内部割込みコントローラ
の選択５ＴＡＴ−５’３　　　：内部状態ブロックの選
択Ｔ工ＭＥＲ−３＼　　：内部デュアルタイマーブロッ
クの選択ＥＣＨＯ−ぺ　　：内部ＥＣＨＯＰＬＥＸブロ
ックの選択５ＥＲＩＡＬ−３’、　　：内部シリアルＩ
１０ブロックの選択ｐｍ−ｓ）：　内部／ξラレルエ１
０ブロックの選択ＥＣＥＤ／″ｔ／ＤＩＤ＃Ｘ、：使用
されていないメモリスペースが選択された（あるいは全
く選択 されない）時には外部ｔｃｋｌＯＰＬｍＸブロックある
いはスペアデコード 符号の選択 ＩＯ＼　　　　　：工１０選択のどれか能動の時に能動
工０ＲＥＡＤ＼　　　：内部選択のどれかが能動の時に
能動ＤＶＯより　　　　　：　　ｌ’ＥｘｔＤｅｃＮが
非能動にあシかつ選択出力のどれも能動にない時に能動 衣　　　■（続き） ＲＯＭ＃００００−７Ｆ’ＦＦ　　３２　ＫＢＹＴＥＳ
ＲＡＭ＃　　　　　Ｃ００Ｏ−０７ＦＦ　　２　ＫＢＹ
ＴＥＳＳＥＬＩ　　　　　ＤＯＯＯ−Ｄ７ＦＦ　　２　
ＫＢＹＴＥＳＳＥＬ２　　　　　ＥＯＯＯ−Ｅ７Ｆ’Ｆ
　　２　ＫＢＹ’ｒＥＳＥＣＨＯ−へ　　Ｆ’ｌｉ’Ｄ
ｓ−Ｆ’ＦＤＰ’　　ｓ　　ＢＹＴＥＳＳＴＡＴ−弘、
　　ＦＦＥｏ−Ｉ’ＦＥ１２　　ＢＹＴＫＳ工ＮＴＲ−
も　　Ｆ’ＦＥ２−Ｆ’Ｆ’Ｅ７　６　　ＥＹＴＥＳＰ
凪瓜ニー八　Ｆ”Ｆへｌｓ　−ＦＦＥＢ　　４　　ＢＹ
ＴＥＳＳＥＲ工肛−ぺ　ＦＦ’ＥＣ−Ｆ’ＦＥＦ’　　
４　　ＢＹＴＥＳＴ工ＭＥＲ−兆　　ＦＦＦｏ　−Ｆ’
ＦＦ’７　　ｓ　　ＢＹＴＥＳＣＮＴＲＬ−８＼　　Ｆ
’Ｆ’Ｆ’ｓ　−Ｆ’ＦＦ’Ｆ’　　ｓ　　ＢＹＴＥＳ
工０＼　　　　ＦＦＤｓ　−ＦＦＦＦ’　　４　Ｂ　　
ＢＹＴＥＳ工０ａＥＡＤ’＼ＦＦＤｓ−Ｆｆ’ＦＦ’；
”ＥＸＴＥ（ＪＯ＼”が非能動の場合 Ｆ’ＦＥ　Ｏ−ＦｖＦＦ′；　−ａｘ’ｒｒ：ｃｕｏ＼
”が能動の場合 本発明ではシステムのブロックのどれもが選択されてい
ない時に能動Ｄ’ＶＯより出力が歯ＩＤゲート７４から
与えられることがわかる。アドレスビットは、ＮＡＮＤ
ゲート７６．７８．８０．８２．８４及び８６及びイン
バータ８８．９０．９２．９４及び９６によって図示の
回路内におけるように適正にデコー−された場合には、
１１０機能のどれかが選択された時には「能動」出カニ
Ｏｉ与え、また内部回路機能ブロックのどれかが選択さ
れたときには、「能動」工１０読み取シ出力を与えるこ
とは当業者には明らかである。アドレスビツトＡ３及び
Ａ４は２−４デマルチプレクサ９８へ送られ、適正なブ
ロックを選択するために表Ｉに定義されたような出力信
号を与える他の低位のアドレスビットにデコートゞされ
る。

信号ＤＶＯよりは必ずしも先述した機能に限定される必
要がないことがわかる。例えば、図示の実施例では、以
下に説明される制御フリップ−フロップブロックからの
信号Ｖ工ＩＴはこのＤｖＯより信号を別のデコード出力
に変換する。第３図にＩＥｃＩ（Ｏ／■０より」として
示されたこの信号は、回路内部ＥＣ！ＨＯＰＬＥＸブロ
ック４２が使用されている場合には使用できる。別に、
外部「エコプレックス」部が使用されている場合つまシ
信号１’ＥＸＴＥｃＨＯＪが「能動」にある時は、ｌ’
ＥｃＨｏ／ＶＯより＃」出力は外部ブロック用の「選択
」信号及び内部エコプレックス部用の「選択」信号にｚ
ｂ、ＩＥｃＨＯ−ｓＪ使用禁出されることがわかる。

前述したように、第５図に更に詳細に示されている制御
フリップフロップ部３２は、プロセッサへの違法アドレ
ス割シ込み信号の発生を制御して、２つの別個のＮ７Ｍ
記憶装置へのアクセスのための独立の使用可能／使用禁
止を与え、料金計の郵便料金プリントラ使用可能及び使
用禁止にし、そして不揮発メモリをアクセスするという
、４つの制御出力信号及びそれらの補数を発生する。

第５図に最もよく示されているように、低位アドレス信
号ＡＱ、　Ａｌ及びＡ２は、ＲＣＡから市販されている
７４ＨＣ１３８と均等な３−８ラインデコーダマルチプ
レツタサ１０２に送られ、フリップフロップ１０４．１
０６、ｉｏｓ、及び１１０をセット及びリセットする。

プロセッサストローブ信号訊及び選択信号ＣＮＴＲＬ　
−Ｓはデコーダ１０２の使用可能入力に与えられる。図
示のように、制御フリップフロップはこれらの信号の両
方が「能動」にある時に選択的に制御されることは明ら
かである。

デコーダリセット信号Ｒ３Ｔ及びＥＥＸＴ　−ＩＮＴＰ
　（違法なメモリアクセス割り込み信号の附勢で発生さ
れたパルス信号）はｌ”ＮＡＮＤＪゲート１１２でナン
ドをとられ（ＮＡＮＤ’Ｄ）、インバータで反転され、
フリップ７０ツブ１０４及び１１０の各々に送られる。

表■は正しいアビレスに応答した好適なデコーＰされた
制御信号を示している。

表　　　■ ＡＯ−２デコーゼ制御　　フリップフロップ　　出　力
Ｏｖ工ＮＴ−ＣＬＲ＼　　　ＶＩＮＴ　　　　非能動１
　　　　ＭＩＮＴ−ＥＮ’、、　　　　　ＭＩＮＴ　　
　　　能動　　プリセット２　　　　ＷＲ２−ＲＥＳＥ
Ｔ＼　　ＷＲｚ−ＫＮ　　　非能動　プリセット３　　
　ＷＲ２−８ＥＴ＼　　　■２−ＥＮ　　　　能動４　
　　　ＷＲｌ−ＲＥＳＥへ　　賀１−ＥＮ　　　非能動
　プリセット５　　　ＷＲＩ−８ＥＴ＼　　　■匂−Ｅ
Ｎ　　　　能動６　　　ＵＮＬＯＣＫ−８ＥＴ＼　ＵＮ
ＬＯＣＫ　　　　能動７　　　　ＵＮＬＯＣＫ−ＣＬＲ
′ＸＸ　　ＵＮＬＯＣＫ　　　非能動　プリセットＵＮ
ＬＯＣＫと示されたフリップフロップ１０４からの出力
は郵便料金プリント及びＮｖＭアクセス全使用可能にす
るために好適には能動である。最も良い結果に対しては
、プリセット値はプリント及びＮＶＭアクセスを防止す
るために非能動である。信号ＷＲＩ−ＥＮ及びＷＲ２−
ＥＮは各狙゛Ｍ装置＃１及び＃２への書き込みアクセス
に対しては「能動」である。

再び、最も良い結果に対しては、プリセット値は「非能
動」である。

前述したようにデコーダ部２８に送られる出力ＶＩＮＴ
は、違法メモリアクセスが行なわれた時に能動であり、
割シ込み発生を可能にする。「非能動」状態ではそれが
発生された割シ込み信号トリセットしあるいは割り込み
を使用禁止するために使用されその結果それがスペアの
デコービ出力として使用されるのでこのことは望ましい
ことがわかる。■１胛プリセット信号は「能動」に、１
割シ込みを使用可能にする。

違法アドレス制御ブロック３８は第６図により詳細に示
されている。この回路は使用されているメモリスペース
へのアクセスが行なわれた時の指示を与えるために使用
される。

デコーダ部２８からのＤＶＯよりデコード信号出力はＮ
ＡＮＤゲート１０６でＤ形フリップフロップ１０８から
のＱ出力とナンドヲとられる。プロセッサ読ゲート１１
０でナンドをとられ、反転され、Ｄ形７リツプフロツプ
１０８のクロック入力に与えられる。

デコーダリセット信号はＮＡＮＤゲート１１２で制御フ
リップフロップ部３２からのＶ工ＮＴ信号でナンドヲと
られて、図にＣＬＲとして示されるＲＥＳＥＴ入力に与
えられる。

このように、前述したように信号ＶＩＮＴの状態に応じ
て、デコート９されたボイドメモリスペースの指示はマ
イクロプロセッサの読み取Ｉ）あるいは書き込みストロ
ーブのどちらかの先縁でラッチされ、フリップ７０ツプ
エｏ８のＱ端子から出力ＩＮＴ−Ｖ○より＝ｉ与える。

本発明では、ＩＮＴ　−ＶＯより信号は割り込み信号と
してシステムマイクロプロセッサに与えられる。好適に
は、この指示はマイクロプロセッサからのリセット信号
によるリセットまでラッチされたままである。

第２図に示されているように、出力はインバータ１１６
で反転され、１１８にＩＮＴ−ＶＯよりで与えられる。

最も良い結果では、オープンビレイン内のこの工′ＮＴ
−ｖＯより出力ピンは多数のオープンド９レイン出力の
どれかを可能にするためにこのピンにワイヤドアされて
、出力信号を能動にする。この出力ピンは次に入力信号
ＥＸＴ−工ＮＴとして適当にタップされ、状態及び制御
ブロックへ送られる。ここでこの信号は状態ポートビッ
トとして与えられ、その動作に応じて、１クロック周期
パルスが信号ＥＸＴ−ＶＯより出力ピンが能動にされた
時に状態及び制御部から与えられて、制御フリップ７０
ツブ及びパラレルエル部をそのデフオールド（セーフ）
状態にリセットする。

第７図はＮＶＭ出力制脚ブロック３６がよシ詳細に示さ
れている。ＮＶＭ内の安全な会計を保証するために、２
つの独立のＮＶＭ装置への書き込みアクセスがソフトウ
ェアの制御の下で独立に使用可能にされまた使用禁止さ
れる。

ＮＶＭ出力制御は、ＮＶＭデコード選択信号ＳＥＬ　１
及びＳＥＬ　２のどちらかが使用できかつ制御フリップ
フロップからの適当な書き込み使用可能信号がＮＡＮＤ
ゲート１１８及び１２０で使用できる場合でなければマ
イクロプロセッサ書き込みストローブＷＲｉ阻止する。

これらのゲートの出力はＮＡＮＤゲート１２２への入力
であり、このゲート１２２の出力は反転されて、ＮＡＮ
Ｄゲート１２６へ送られる。

ＮＡＮＤゲート１２４へ送られる他の信号はデコーｈ”
　サｔｔ　ｆｒニー　選択Ｍ　号ＮＶＭ　１、Ｎ０Ｍ２
）ＲＯＭ、　ＲＡＭ　テロす、ＶＯＩＤは出力ドライバ
ーから取シ出されＮＡＮＤゲート１２４へ送うレル。Ｎ
ＶＭ１及Ｕ　ＮＶＭ２　ハ１２４　ＶＣ送られる前にＮ
ＯＲゲート１２８でノアをとられ、反転された状態にあ
る。適当なメモリベースが選択されなかった場合には書
き込みストローブＷＲが阻止される。もし両方のＮＶＭ
が同時に選択された場合には書き込みストローブも阻止
される。

ＮＶＭ書き込みストローブ出力が「能動」短絡された場
合には別の保護の特徴が与えられる。２０においてアド
レス使用可能ストローブはクロック信号としてＤ形フリ
ップフロップ１３０に送られる。ＮＶＭＷＲが能動に短
絡された場合には、ＡＬＥ信号がＱ出力を低にクロック
して、ＮＡＮＤゲート１３２及び１３４におけるＮＶＭ
装置選択信号の両方を阻止する。

第８図は状態及び制御ブロックの回路を示す図である。

このブロックは制御フリップフロップ出力の監視を可能
にする状態ホートラ有している。

制御フリップ７０ツブ３２の出力は、第２図にも示され
ているように、バッファ１３６へ送うレデータバス１３
８に出力される。１４０（第２図）からのシステムクロ
ック入力は通常の方法でＤ形フリップフロップ１４２．
１４４及び１４６によってカウントすることによって内
部リセット出力のタイミングを取シ信号工Ｒ８Ｔ　ｉ与
えるために使用される。

この信号工Ｒ８Ｔは、回路内のフリップフロップの全て
をリセットする制御信号であシ、システムリセットと共
にＡＮＤゲート１４８に与えられる。（第２図）。

このクロックへのブロック選択信号５ＴＡＴ−８゜書き
込みストローブ、読み取シストローブ、及び低位アドレ
スビットはデコート９され、十進フリップフロップ１５
０におけるデータの書き込みをクロックし、適当なソフ
トウェア命令の制御の下で全体デコーダリセット金開始
しまた所望であればボー速度デバイダ回路金セットする
。Ｄ形フリップフロップ１５２からのＥＸＴＥＣＨＯ信
号は外部通信装置（図示せず）の選択のために前述した
ように使用される。

割す込みコントローラブロック５０は第９図により詳細
に示されている。本発明の割シ込みコントローラはマイ
クロプロセッサへ各種の割シ込み信号を送る際に大きな
フレキンビリティを与える。

違法アビシス制御ブロック３８からの信号工ＮＴ　−■
０より、タイマーブロック４４内のタイマーのタイムア
ウトにニジ発生された信号工ＮＴ　−Ｔｏ及びＩＮＴ−
Ｔ工、エコープレックスメツセージのスタートを示すた
めに「能動」にあるエコプレックスブロック４２からの
信号工ＮＴ　−ＥＣＨＯ、新しいデータが受信された時
あるいはポートがデータを送るために読み取られた時に
「能動」であるシリアルしくブロック４６からの信号Ｉ
ＮＴ　−ＳＥＲ工Ｌ、及び違法モータ制御出力が通信さ
れた時に好適には「能動」ＫｌＢパラレルＩ１０ブロッ
ク４８からの信号工ＮＴ＋　ＭＯＴＯＲはそれぞれ割り
込みコントローラブロック５０に入力される。これらの
信号の各々の状態はＲＤ　−工ＮＴＲ信号が「能動」に
ある時にバッファ１５４から直接に読み取られる。

システムマイクロプロセッサからの信号工ＮＴＡは割シ
込み受は取シである。ＩＮＴＡラインが「非能動」状態
に保持きれている場合には、ゲート１５６ヲ介して供給
されＮＡＮＤゲート１５８に送られる各割り込み信号入
力は、システムのマイクロプロセッサと通信するために
割り込み要求ｌＮＴＲを発生する。好適には、マスクビ
ットデータ入力バス１６上のデータとして、ラッテする
ためにＤ形フリップフロップ１６０にマスキングビット
ケ与える。１６０からのラッチされた出力はゲート１５
６に送られ、そのためマスクされていない装置がサービ
スを要求した時には割シ込み要求が発生される。

サービスを要求している装置が状態バッファ１５４を読
み取ることによシ決定される。割シ込みラインも同様の
情報を与えるラッチ１６４に送るためにゲート１６２で
符号化される。

好適には、図示のように、サービス要求を処理する（ク
トル化割り込みもふくんでいる。前述したように、ノン
マスク割シ込みはシステムマイクロプロセッサへの割シ
込み一要求信号を発生させる。最も良い例では割シ込み
受は取シ信号ＩＮＴＡを送る。この信号はｏｐコート９
ラッテ１６６の内容をデータバス上に配置する。本発明
では、プロセッサはＯｐコート９、通常はマイクロプロ
セッサへの呼び出し命令としてこのデータを解釈する。

この命令の実行の際に、マイクロプロセッサは別の工Ｎ
ＴＡ−々ルスを発生し、低位ベクトルラッチ１６８を使
用可能にする。このラッチ上のビットの符号化は前述さ
れている。このように発生されたにクトルは望ましくは
最高の優先割シ込みを表す所定のコードを反映する。次
の工ＮＴＡパルスは、とのｏｐコート１の呼び出しに応
答して、ラッテ１７０内に存在しているデータ好適には
上位ベクトルアドレスデータをデータバス１３８上に配
置する。

工ＮＴＲ−Ｓ信号はこのブロックを選択するために使用
される。低位アドレス信号ＡＯないしＡ２は図示のよう
にゲート１４０上の各種制御信号をデコードするために
使用される。

ブロック４２内で使用するのに適するエコプレックス回
路は引用としてここに組み込まれた米国特許第４，３０
１，５０７号に説明されている。シリアルＩ１０及びパ
ラレルエ１０ポート回路は良く知られておシ、ここでは
これ以上説明しない。

第１Ｏ図及び第１１図は前述した信号の相関関係を示し
ているタイミング図である。割シ当てられたパラメータ
及び好適なタイミングは表■に示されている。これらの
図は当業者には容易に理解されるのと考えられるので、
これらは回路の動作に関する以外は詳しく説明されない
。

記号　　　　パラメータ　　　　　　　　　　最小　　
　メｔＡＬＥ　　　　　ＡＬＥストローブ幅　　　　　
　　　　　　７５ｔＡｆ（Ｓ　　　　Ａ３−１５−１＝
７１一時間　　　　　　　　　５゜ｔＡＬｓ　　　　Ａ
ＤＯ−７セント時間　　　　　　　　　４゜ｔＡＬＨＡ
ＤＯ−７保持時間’　　　　　　　　　３０ｔＡＲＷ　
　　　ＲＤ＼ＡＬＥろるいはＷＲ＼ストローズ　１２５
ｔＲ１）Ｗ　　　　　ＲＤ＼ストローズ幅　　　　　　
　　　　２２５ｔＷＲＷ　　　　　ＷＲ＼ストローノ幅
　　　　　　　　　　２２０ｔＷＳ　　　　　書込みデ
ータセット時間　　　　　　　５゜を工ＮＷ　　　　割
込みパルス＠　　　　　　　　　　１２５ｔＡＣＣ妥当
データへＡＩＪ　　　　　　　　　　　　　　　　３ｔ
ＡＬＤ　　　　妥当０−７へＡＬＥ ｔ（ＣＥ；）Ｐｆ）　　Ａ３−１５へ：ＲＯへ便用可能
化ストローズ ＲＡＭＸｆ用可能化ストローブ ｔｆｆＭ１＼使用可能化ストローズ ｉｌｌｌＶＭ２＼使用可能化ストローズＥＣＨＯ／妥当
＼ストローズ 賢人　　　単位　　　　　備　考 ｎｓ　　　状態 ｎｓ　　　状態 ｎｓ　　　状態 ｎｓ　　　状態 ｎｓ　　　状態 ｎｓ　　　状態 ｎｓ　　　状態 ｎｓ　　　状態 Ｓ ００　　　　ｎｓ ５０　　　　ｎｓ　　　　ｔＡＣＣＭＡＸ−２５０ｎ８
５０　　　　　ｎｓ　　　　ｔＡＣＣＭＡＸ　−２５０
ｎＳ＋ｔＡＨＭＩＮｔＡＣＣＭＡＸ　−２５０ｎｓ　＋
　ｔＡＨＭ工Ｎ０ｎ８ ｔＡＣＣＭＡＸ　−２８０ｎθ＋ｔＡＨ匹１ｆ６０　　
　　　　　ｎｓ ７０　　　　ｎｓ　　　　ｔＡＣＣＭＡＸ−２８ｏｎ”
ｔＡＨＭＩＮｔＤｓ　　　　　　入カポートデータ セツト時間 ｔｗＨ書込みデータ保持時間 ｔＮｗｐ　　　　　ＮＶＭＷＲ’、、　、Ｊｌ延　ＷＲ
＼旬ＶＭＨ書込みデータ保持時間 Ｎ■ｉＲ＼後 ｔＤＯ出力ポートヘＶ／Ｒ＼ データ妥当 ｔＲａ　　　　　　ＲＤ＼後のＡＯ−７保持時間ｔＲＤ
Ｈ（社）＼後のデータ保持時間 ｔＲｗエエＮＴＲ＼〜のＲＤ＼あるいはＷＲ＼ｔＤＭＬ
ＴＡＯ−７Ｆ′ＬＯＡＴヘノＤＭＬＤＩｓ＼、、ＥＸＴ
ＣＥ　”　ｓ　Ｅ’ＬＯＡＴ　−、（７）　ＥＸＴＤＥ
Ｃ＼５０　　　　　　　　　　　　　　　ｎ５７５　　
　　　　　　　　　　　　　ｎ５３５　　　　　　ｎｓ
　　　　　ｔＷＨＭ工Ｎ−ｔＮＷＤＭＡＸ５０ｎ８　　
　　　ｔＶ／ｆｉｊｉ［Ｎ−ｔＮＷＤ７５　　　　　　
ｎｓ　　　　　　ｔｇＨＭ工Ｈ０５０ｎ５ ９Ｑ　　　　　　　ｎｓ ２５　　　　　　　ｎｓ ２５　　　　　　　ｎｓ 回路の動作は機能ユニットの各々に関して詳しく説明さ
れた。したし、一般的には、本発明の回路１０は、マイ
クロプロセッサから通信されデコーダブロック２８及び
制御フリップ７０ツブブロツク３２で受信された周期ア
ドレス信号を受信してデコードする。このアドレス信号
はデコードされ、特定の装置への適正なアドレスの通信
に応じて、回路１０の各種ブロックの各々へおよび電子
郵便料金計のメモリ装置へ「能動」選択信号を与える。

マイクロプロセッサあるいはソフトウェアの誤りのどち
らかの故にあるいはその回路の故障の故に、違法アドレ
スが通信された場合には、デコーダブロック２８からの
ＤＶＯより信号が「能動」になシ、ゲート１Ｏ６（第６
図）の出力を高にしそしてフリップフロップ１０８のＱ
出力を能動にラッチする。このように、ラッチされた割
シ込み信号はマイクロプロセッサと通信するために割り
込み制御ブロック５０に送られる。マイクロプロセッサ
は違法アクセスが行なわれた時には第９図に関連して前
述したように応答する。

前述したように、両方の不揮発メモリが選択された場合
には別の保護が与えられる。第７図に示されているよう
に、ＮＶＭｌ及びＮＶＭ２信号の両方が能動にある場合
にはゲート１２８の出力が高にある。

この出力は反転されゲート１２４へ送られる。このゲー
１−１２４の出力は次に両装置が選択されている限勺高
に保持される。ゲート１２４の出力は反転され、ゲー）
　１２６への低入力はＮＶＭへのマイクロプロセッサの
書き込みストローブＷＲを阻止する。制御フリップフロ
ップＷＲ＋−４：Ｎ及びＷＲ２−ＥＮによって各ＮＶＭ
への書き込みアクセス上にも別のインタークロックが存
在することがわかる。ソフトウェア制御の下で、ＷＲＩ
−ＥＮがセットされた時だけに書き込みアクセスはＮＶ
Ｍ　ｌに与える。同様に、ＷＲ２−ｇＮがセットされた
時だけに書き込みアクセスはＮＶＭ２へ与えられる。

アンロック制御フリップフロップ信号を使用して、シス
テムのパワーアップの間にも保護が与えられる。ソフト
ウェアのオペレーティングシステムがそれらを使用可能
にするのに準備できるまでこれらの機能を使用集土する
ことがＮＶＭ及び郵便料金プリントへのアクセスの主要
な制御である。

信号ＮＶＭＷＲｉ保証するために、ゲート１２６からの
出力は能動に短絡されず、ＮＶＭへの書き込みを保証す
ることがマイクロプロセッサにより命令されており、Ｎ
ＶＭＷＲが能動に護持されている場合には不揮発メモリ
の選択が阻止される。出力書き込み使用可能信号ＮＶＭ
ＷＲはラッチ１３０（第７図）へ送られる。ラッチ１３
０はマイクロプロセッサカラのアドレス−ラッテ使用可
能信号（ＡＬＥ）にニジクロックされる。通常は高にあ
るラッチからのＱ出力はゲート１３２及び１３４？使用
可能匹するために使用される。

ＡＬＥ信号が能動になつｔ時にＮＶＭＷＲが能動である
場合には、ラッチ１３０のＱ出力は高にニジ、ゲ−ト１
３２および１３４の出力を阻止する。このように、選択
されるべき不揮発メモリへの命令中には、マイクロプロ
セッサが適当なデータを適正に選択されたＮＶＭへ与え
られることを保証するために周期的に能動になる不揮発
メモリ書き込み使用可能信号及びただ一つの不揮発メモ
リの選択がなければならない。

【図面の簡単な説明】

第１図は本発明の電子郵便料金計のブロック図、第２図
は第２図αないし第２図ｄから成９本発明のプロセッサ
インタフェース回路の構成のブロック図、第３図は第３
図α及び第３図すから成シ本発明のデコーダの配置の回
路図、第４図は本発明のメモリロケーションの好適の配
ｆｌ示すデフォルトメモリマツプ？示す図、第５図はＮ
ＶＭアクセス用の多数の制御出力信号を与える回路の実
施例を示す図、第６図は違法アドレス選択に応答して信
号全厚える好適実施例の回路を示す図、第７図はＮＶＭ
選択を与える回路の実施例を示す図、第８図は第８図α
及び第８図すから成シ状態及び制御回路の構成を示す図
、第９図は第９図αないし第９図ｆから成シシステムマ
イクロプロセッサへの割シ込みの制御用の回路図、第１
Ｏ図は各事象のタイミング図、及び第１１図はタイミン
グ図である。 ＣＰＵ　：中央処理装置、　ＮＶＭ　：不揮発メモリ、
ＰＭ：固定メモＩＪ、ＴＭニ一時記憶メモリ、ＰＰ：郵
便料金プリント、　ＳＰ：郵便料金プリンタ、ＭＰ：マ
ルチプレクサ、　工二人カキーボード、０：出力ディス
プレイ （外・５名） 図面の浄書（内容に変更なし） ＦＩＧ、１ ＦＩＧ。２ａ（ＦＩＧ、２ｈ６、 ＋Ｉｔデフオールトノ７ライｔ−ゾ１ン嬉急１料ＦＩＧ
、３ｂ ＦＩＧ、４ ＦＩＧ、９ １＋ｔｔ”７慣ルトメ７ライセ嘘ン１ンネＩ島１鴬１゛
ＦＩＧ、９ｆ °“′”°“°“°°°″”　　ＦＩＧ、１０手続補正
書 昭和６１年ｒ月Ｊｒ日

Claims (4)

【特許請求の範囲】
1. （１）会計データを記憶する不揮発メモリと、別のメモ
   リ内に記憶されているプログラムに基づいてプリントす
   る値を制御しかつこのプリント値を会計するマイクロプ
   ロセッサとを有する電子郵便料金計において、あるメモ
   リ手段への適正なアドレスが選択されそれ以外は選択さ
   れなかつた時にそのメモリ手段だけを選択する選択手段
   を有し、これによりデータがその選択されたメモリだけ
   から読みとられあるいは書き込まれることを特徴とする
   電子郵便料金計。
2. （２）特許請求の範囲第１項において、適正なメモリが
   選択されたことを保証するためにデコードされる別の信
   号があることを特徴とする電子郵便料金計。
3. （３）マイクロプロセッサと、それぞれ各メモリ装置及
   び回路ブロックに関連した複数のアドレスに基づいてマ
   イクロプロセッサによつてアクセス可能な少なくとも１
   つのメモリ装置及び回路ブロックと、を有する電子郵便
   料金計において、前記メモリ装置及び回路ブロックのど
   れにも関連のないアドレスをアクセスとする試行が発生
   した時には警報信号を与える手段を備えることを特徴と
   する電子郵便料金計。
4. （４）特許請求の範囲第３項において、割り込み信号を
   与える手段が、マイクロプロセッサからの出力によるリ
   セットまで割り込み信号を能動状態に保持する手段を有
   することを特徴とする電子郵便料金計。