JPS61274454A - 直流ドリフト補償回路 - Google Patents
直流ドリフト補償回路Info
- Publication number
- JPS61274454A JPS61274454A JP11437985A JP11437985A JPS61274454A JP S61274454 A JPS61274454 A JP S61274454A JP 11437985 A JP11437985 A JP 11437985A JP 11437985 A JP11437985 A JP 11437985A JP S61274454 A JPS61274454 A JP S61274454A
- Authority
- JP
- Japan
- Prior art keywords
- full adder
- output
- signal
- input
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Analogue/Digital Conversion (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル通信方式における、復調側での直
流ドリフＦを補償するための回路構成法に関するもので
ある。
流ドリフＦを補償するための回路構成法に関するもので
ある。
第１図は、８値振幅信号をＡ／Ｄ変換器により識別した
時の入出力関係を示す図である。同図を月いて直流ドリ
フＦとその補償について、８（＝２３）値信号を例にと
り、説明する。
時の入出力関係を示す図である。同図を月いて直流ドリ
フＦとその補償について、８（＝２３）値信号を例にと
り、説明する。
第１図において、最上位ビットは８値信ソの中心レベル
を識別レベルとしており （以下パス１の識別という）
、また、上位２ビ？トめはさらにパス２の半分の振幅を
識別レベルとしている（以下パス２の識別という）、更
に、上位３ビットめはさらに半分の振幅を識別レベルと
しており （以下パス３の識別という）、また、上位４
ビットめは８値の信号点を識別レベルとしていて、その
情報は符号量干渉または識別誤差の方向を表わしている
（以下パス４の識別という）。
を識別レベルとしており （以下パス１の識別という）
、また、上位２ビ？トめはさらにパス２の半分の振幅を
識別レベルとしている（以下パス２の識別という）、更
に、上位３ビットめはさらに半分の振幅を識別レベルと
しており （以下パス３の識別という）、また、上位４
ビットめは８値の信号点を識別レベルとしていて、その
情報は符号量干渉または識別誤差の方向を表わしている
（以下パス４の識別という）。
送信側でスクランブルを施された系においては８値信号
の場合、パス１とパス４の識別において０″と１″の存
在確豆は５０％であるが、例えば第２図ｂ）のように信
号点が若干上にずれた場合には、パス４は全情報が １
”となるため、直流レベルを下げる制御を行なう。
の場合、パス１とパス４の識別において０″と１″の存
在確豆は５０％であるが、例えば第２図ｂ）のように信
号点が若干上にずれた場合には、パス４は全情報が １
”となるため、直流レベルを下げる制御を行なう。
また第２図（ｂ）のように疑似安定な状態でｔす
は、パス１は１″の存在確率が５犠３の比率で高くなる
ため直流レベルを下げる制御を行なう。
ため直流レベルを下げる制御を行なう。
このように直流ドＩノアＦ等により信号配置が誤った（
ずれた）場合には、従来、第３図に示すような構成の回
路により直流オフセットを制御していた。
ずれた）場合には、従来、第３図に示すような構成の回
路により直流オフセットを制御していた。
第３図においては、８値信号を入力端子１に入力し、直
流オフセット量を変化させるこ、とが可能な直流増幅器
２を通してから、信号の識別をするためＡ／Ｄ変換器３
に入力する。該Ａ／Ｄ変換器３は端子４からのタイミン
グ信号を用いて識別を行なう。
流オフセット量を変化させるこ、とが可能な直流増幅器
２を通してから、信号の識別をするためＡ／Ｄ変換器３
に入力する。該Ａ／Ｄ変換器３は端子４からのタイミン
グ信号を用いて識別を行なう。
次にパス１とパス４の出力信号を加算するための抵抗器
５．６を通し、その加算出力を積分するための低域通過
フィルタ７を通すことにより制御信号を得て、得られた
制御信号を直流増幅器２に帰還入力し直流オフセット量
を制御することにより、直流オフセットによる雑音余裕
の減少を防止するごとく構成している。
５．６を通し、その加算出力を積分するための低域通過
フィルタ７を通すことにより制御信号を得て、得られた
制御信号を直流増幅器２に帰還入力し直流オフセット量
を制御することにより、直流オフセットによる雑音余裕
の減少を防止するごとく構成している。
上述したように、従来の直流ドリフト補償回路において
は、オフセット量を変化させることのできる直流増幅器
を必要とし、しかも、アナログ信号による制御方式であ
るため、制御のループゲイン、ループ時定数の微妙な調
整を必要とするという問題点があった。
は、オフセット量を変化させることのできる直流増幅器
を必要とし、しかも、アナログ信号による制御方式であ
るため、制御のループゲイン、ループ時定数の微妙な調
整を必要とするという問題点があった。
本発明は、直流増幅器のオフセット調整等の回路の微調
整を行なわずに、実効的に直流オフセット量トｌＩ贅し
て多値信号識別器の雑音余裕を大きくできる直流ドリフ
Ｆ補償回路を提供することを目的としている。
整を行なわずに、実効的に直流オフセット量トｌＩ贅し
て多値信号識別器の雑音余裕を大きくできる直流ドリフ
Ｆ補償回路を提供することを目的としている。
本発明は、特許請求の範囲に記載した手段により、上記
目的を達成するものであって、ディジタル通信方式にお
ける直流ドリフトを補償する回路において、従来のＬＣ
Ｒを用いたアナログ積分回路に対応するものとして、本
発明では可逆カウンタを用いており、また、従来は、直
流オフセット量を変化させることが可能な直流増幅器を
用いていたのに対し、本発明ではこれを固定的な直流増
幅器および全加算器に置き換えている。また、同期・非
同期を検知して、同期時には通常の制御を行ない非同期
時には主信号系に悪影響を及ぼさないようにするため固
定値を全加算器に加える点において従来技術と異なるも
のである。
目的を達成するものであって、ディジタル通信方式にお
ける直流ドリフトを補償する回路において、従来のＬＣ
Ｒを用いたアナログ積分回路に対応するものとして、本
発明では可逆カウンタを用いており、また、従来は、直
流オフセット量を変化させることが可能な直流増幅器を
用いていたのに対し、本発明ではこれを固定的な直流増
幅器および全加算器に置き換えている。また、同期・非
同期を検知して、同期時には通常の制御を行ない非同期
時には主信号系に悪影響を及ぼさないようにするため固
定値を全加算器に加える点において従来技術と異なるも
のである。
第４図は、本発明の第１の実施例のブロック図であって
、特許請求の範囲（１）項に対応するものである。
、特許請求の範囲（１）項に対応するものである。
第１図を用いて８値（＝ ２３）信号を例にとり説明す
ると、８値信号を入力端子１より入力し、例えば８ビッ
トの出力を有するＡ／Ｄ変換器３で、受信信号から抽出
したタイミング信号（端子４から入力される）を用いて
信号を識別する。８ビットのうち、上位３ビットが復調
データ （第１図のパス１〜パス３）である、そして、
Ａ／Ｄ変換器３の出力を全加算器９を通し、その出力の
上位４ビット目を積分するための８段の可逆カウンタ１
０に入力する。
ると、８値信号を入力端子１より入力し、例えば８ビッ
トの出力を有するＡ／Ｄ変換器３で、受信信号から抽出
したタイミング信号（端子４から入力される）を用いて
信号を識別する。８ビットのうち、上位３ビットが復調
データ （第１図のパス１〜パス３）である、そして、
Ａ／Ｄ変換器３の出力を全加算器９を通し、その出力の
上位４ビット目を積分するための８段の可逆カウンタ１
０に入力する。
ここで上位４ビット目は符号量干渉の方向を示しており
、′１′″のとき直流ド１Ｊ７トの方向は正の方向を、
また、′０″′のとき直流ドＩ７７トの方向は負の方向
を示しているとする。
、′１′″のとき直流ド１Ｊ７トの方向は正の方向を、
また、′０″′のとき直流ドＩ７７トの方向は負の方向
を示しているとする。
同期状態の場合、モニタ端子１１には“１″が入力され
るから、後述の第７図に示すようなカウンタにクロック
信号が入力され、上位４ビット目の値が′１１１のとき
可逆カウンタ１０をカウントダウンさせ、一方、′０”
のときはカウントアツプするように可逆カウンタ１０が
作動する。可逆カウンタの出力のうち例えば上位６ビッ
トが全加算器９に入力され、カウンタの初期値が＝ｏ
ｏ ｏ ｏ ｏ ｏ ｏ ｏ″であるとき、上位４ビッ
ト目の値“１″が可逆カウンタに入力されれば、 その
出力はカウントダウンされて”１１１１１１”となる
（この場合演算により生じたキャリーまたはボローは無
視する）、この値を全加算器に加えれば８ビットのＡ／
Ｄ変換器出力と６ビットのカウンタ出力はＬＳＢが一致
するように足し算されるから、例えばＡ／Ｄ変換器の出
力が“１００１１００１”のとき’１００１１００１”
＋ “ＸＸ１１１１１１”となり （×は任意）、最
下位ビットが１だけ減じられて“ｘｘｏｔｉｏｏｏ”
となり最下位ビット分だけ負側にシフトし、オフセット
を正常に戻すことが可能となる。
るから、後述の第７図に示すようなカウンタにクロック
信号が入力され、上位４ビット目の値が′１１１のとき
可逆カウンタ１０をカウントダウンさせ、一方、′０”
のときはカウントアツプするように可逆カウンタ１０が
作動する。可逆カウンタの出力のうち例えば上位６ビッ
トが全加算器９に入力され、カウンタの初期値が＝ｏ
ｏ ｏ ｏ ｏ ｏ ｏ ｏ″であるとき、上位４ビッ
ト目の値“１″が可逆カウンタに入力されれば、 その
出力はカウントダウンされて”１１１１１１”となる
（この場合演算により生じたキャリーまたはボローは無
視する）、この値を全加算器に加えれば８ビットのＡ／
Ｄ変換器出力と６ビットのカウンタ出力はＬＳＢが一致
するように足し算されるから、例えばＡ／Ｄ変換器の出
力が“１００１１００１”のとき’１００１１００１”
＋ “ＸＸ１１１１１１”となり （×は任意）、最
下位ビットが１だけ減じられて“ｘｘｏｔｉｏｏｏ”
となり最下位ビット分だけ負側にシフトし、オフセット
を正常に戻すことが可能となる。
上記の例の場合、カウンタは８ビット入力の内、上位６
ビットを用いておりカウンタの出力は入力クロックが４
ビット毎に変化するから、減算は識別クロックの１７４
の速度で行なわれる。
ビットを用いておりカウンタの出力は入力クロックが４
ビット毎に変化するから、減算は識別クロックの１７４
の速度で行なわれる。
上位４ビット目が“０″ｍのときは上の例と全く逆とな
り、負側にシフトしていた分だけ正備にシフトしてオフ
セットを正常に戻すことが可能である。
り、負側にシフトしていた分だけ正備にシフトしてオフ
セットを正常に戻すことが可能である。
一方非同期の場合、非同期検出モニタ１１に“０”の信
号が入力されるからカウンタのクロック入力が止まり、
カウンタの動作が実効的に止まるから非同期直前のデー
タが固定データとして全加算器に加えられる。
号が入力されるからカウンタのクロック入力が止まり、
カウンタの動作が実効的に止まるから非同期直前のデー
タが固定データとして全加算器に加えられる。
従って同期時には正常な制御を行ない、非同期時には主
信号に悪影響を与えないよう非同期直前のデータを固定
データとして全加算器に加える。Ａ／Ｄ変換器の出力ビ
ット数、可逆カウンタの段数、および全加算器のビット
数を増やす程オフセットの補償精度は向上する。
信号に悪影響を与えないよう非同期直前のデータを固定
データとして全加算器に加える。Ａ／Ｄ変換器の出力ビ
ット数、可逆カウンタの段数、および全加算器のビット
数を増やす程オフセットの補償精度は向上する。
第５図は本発明の第２の実施例を示すブロック図であっ
て、特許請求の範囲（２）項に対応するものである。
て、特許請求の範囲（２）項に対応するものである。
前述した第２図における状！！ｌ （ｂ）のように疑似
安定状態になった場合、上位４ビット目の情報ではオフ
セットを正しく制御することは難しくなる。そこでこの
ような場合、Ａ／Ｄ変換器出力の最上位ビットを用いれ
ば制御することが可能である。また、このと終絡２図に
おける状１！ （ａ）に戻れば上位４ビット目の情報で
制御可能となる。
安定状態になった場合、上位４ビット目の情報ではオフ
セットを正しく制御することは難しくなる。そこでこの
ような場合、Ａ／Ｄ変換器出力の最上位ビットを用いれ
ば制御することが可能である。また、このと終絡２図に
おける状１！ （ａ）に戻れば上位４ビット目の情報で
制御可能となる。
本実施例においでは、同期時には最上位ビットに対し積
分するための可逆カウンタ１３とその出力とＡ／Ｄ変換
器出力を加算する全加算器１２と上位４ビット目を積分
するための可逆カウンタ１０とその出力と全加算器１２
の出力を加算する全加算器９によりオフセットを補償し
ている。
分するための可逆カウンタ１３とその出力とＡ／Ｄ変換
器出力を加算する全加算器１２と上位４ビット目を積分
するための可逆カウンタ１０とその出力と全加算器１２
の出力を加算する全加算器９によりオフセットを補償し
ている。
ここで２つの全加算器については、いず九も符号速度と
同等の速度で演算する高速全加算器が必要である。また
非同期時には、非同期検出モニタ１１に入力されるａＯ
″によって、カウンタ１０．１３のクロックを止め、非
同期直前のデータを固定データとして発生させ１．主信
号に悪影響を与えることのないようにしている。
同等の速度で演算する高速全加算器が必要である。また
非同期時には、非同期検出モニタ１１に入力されるａＯ
″によって、カウンタ１０．１３のクロックを止め、非
同期直前のデータを固定データとして発生させ１．主信
号に悪影響を与えることのないようにしている。
第６図は本発明の第３の実施例のブロック図であって、
上述の第５図に示した実施例における高速全加算器、器
を１個節約する場合の回路構成を示している。すなわち
、最上位ビットおよび上位４ビット目はそれぞれ独立な
可逆カウンタ１０．１３で別々に積分し、その出力を加
算する全・加算器１４とその出力とＡ ／ Ｄ を換器
出力とを加算する全加算！＃９によりオフセット補償回
路を笑現している。カウンタの出力ビット数はその段数
より少ないから、その差をＰとすると、カワンタ出力の
データ速度は入力クロックの１／２Ｐとなるから、第６
図の＃！戒における全ｍｇ器１４は低迷で動作させれば
よく、符号速度と同等な速度で演算しなければならない
高速全加算器は１つでよいことになる。
上述の第５図に示した実施例における高速全加算器、器
を１個節約する場合の回路構成を示している。すなわち
、最上位ビットおよび上位４ビット目はそれぞれ独立な
可逆カウンタ１０．１３で別々に積分し、その出力を加
算する全・加算器１４とその出力とＡ ／ Ｄ を換器
出力とを加算する全加算！＃９によりオフセット補償回
路を笑現している。カウンタの出力ビット数はその段数
より少ないから、その差をＰとすると、カワンタ出力の
データ速度は入力クロックの１／２Ｐとなるから、第６
図の＃！戒における全ｍｇ器１４は低迷で動作させれば
よく、符号速度と同等な速度で演算しなければならない
高速全加算器は１つでよいことになる。
第７図は８段可逆カウンタ構成の例を示すブロック図で
ある。この場合は８段のうち上位６ビットを出力ビット
として、取り出す場合を示している。
ある。この場合は８段のうち上位６ビットを出力ビット
として、取り出す場合を示している。
第７図において、クロック信号を端子１５に、同期・非
同期検出信号をモータ端子１１に入力し論理積回路２５
によりカウンタのオン・オフを制御する。また、７フプ
グウンの制御情報は入力端子１６に入力しＴ７リツプ７
０ツブ１７〜２４を通し、Ｑ端子より出力を得ている。
同期検出信号をモータ端子１１に入力し論理積回路２５
によりカウンタのオン・オフを制御する。また、７フプ
グウンの制御情報は入力端子１６に入力しＴ７リツプ７
０ツブ１７〜２４を通し、Ｑ端子より出力を得ている。
同図において、上記以外に２６は論理積回路、２７は論
理和回路、２８は反転回路を表わしている。
理和回路、２８は反転回路を表わしている。
以上説明したように、同期・非同期の検知機能を持つ本
発明による直流ドリフト補償回路はＡ／Ｄ変換器の入力
アナログ信号の直流オフセットを、Ａ／Ｄ変換後のディ
ジタル信号を用いて全てディジタル回路で実現できるた
め、無調整でしかもＬＳＩ化に適した回路構成を提供で
きるという利点を有する。
発明による直流ドリフト補償回路はＡ／Ｄ変換器の入力
アナログ信号の直流オフセットを、Ａ／Ｄ変換後のディ
ジタル信号を用いて全てディジタル回路で実現できるた
め、無調整でしかもＬＳＩ化に適した回路構成を提供で
きるという利点を有する。
第１図は８値振幅信号をＡ／Ｄ変換器により識別したと
きの入出力関係を示す図、第２図は振幅信号の直流レベ
ルが変動した場合の状態の例を示す図、第３図は従来の
直流オフセットを制御する回路の例を示すブロック図、
第４図は本発明の第１の実施例を示すブロック図、第５
図は本発明の第２の実施例を示す図、第６図は本発明の
＃Ｉ３の実施例を示すブロック図、第７図は８ｐ！ｉ可
逆力９ン夕の構成の例を示す１０７２図である。 １ ・・・・・・入力端子、２・・・・・・直流増幅器
、 ３・・・・・・ Ａ／Ｄ変換器、 ４ ・・・・・
・ タイミング信号端子、 ５．６ ・・・・・・抵抗
器１．７ ・・・・・・低域通過フィルタ、 ８ ・・
・・・・固定直流増幅器、 ９．１２ ・・・・・・全
加算器、 １０．１３ ・・・・・・可逆カウンタ、
１１ ・・・・・・ モニタ端子、１４ ・・・・・・
低速全知ｔｔｎ、１５ ・・・・・・クロック信号入力
端子、１６ ・・・・・・アップダウン制御信号入力端
子、１７〜２４ ・・・・・・ Ｔ７リツプ７０フプ、
２５．２６ ・・・・・・論理積回路、 ２７ ・・
・・・・論理和回路、 ２８ ・・・・・・反転回路 代理人 弁理士 本 ｍ ＊第 ｌ 図 正１ｒｊ詩 状悲（ｄ） 状志（ｂ）＄２ 図 第３ 図 第４ 図
きの入出力関係を示す図、第２図は振幅信号の直流レベ
ルが変動した場合の状態の例を示す図、第３図は従来の
直流オフセットを制御する回路の例を示すブロック図、
第４図は本発明の第１の実施例を示すブロック図、第５
図は本発明の第２の実施例を示す図、第６図は本発明の
＃Ｉ３の実施例を示すブロック図、第７図は８ｐ！ｉ可
逆力９ン夕の構成の例を示す１０７２図である。 １ ・・・・・・入力端子、２・・・・・・直流増幅器
、 ３・・・・・・ Ａ／Ｄ変換器、 ４ ・・・・・
・ タイミング信号端子、 ５．６ ・・・・・・抵抗
器１．７ ・・・・・・低域通過フィルタ、 ８ ・・
・・・・固定直流増幅器、 ９．１２ ・・・・・・全
加算器、 １０．１３ ・・・・・・可逆カウンタ、
１１ ・・・・・・ モニタ端子、１４ ・・・・・・
低速全知ｔｔｎ、１５ ・・・・・・クロック信号入力
端子、１６ ・・・・・・アップダウン制御信号入力端
子、１７〜２４ ・・・・・・ Ｔ７リツプ７０フプ、
２５．２６ ・・・・・・論理積回路、 ２７ ・・
・・・・論理和回路、 ２８ ・・・・・・反転回路 代理人 弁理士 本 ｍ ＊第 ｌ 図 正１ｒｊ詩 状悲（ｄ） 状志（ｂ）＄２ 図 第３ 図 第４ 図
Claims (2)
- （１）送信側でスクランブルを施された２＾Ｎ値（Ｎは
整数）の多値振幅信号を受信してＪ（ ＪはＪ≧Ｎ＋１）ビットの信号を出力する Ａ／Ｄ変換器と、該Ａ／Ｄ変換器の出力を入力とする全
加算器と、該全加算器の上位の Ｎ＋１ビット目の出力を積分するためのＭ 段（Ｍは２以上の整数）からなりかつシステムの同期・
非同期をモニタする信号入力端子を有する可逆カウンタ
とを具備し、該可逆カウンタ出力の上位Ｋ（ＫはＫ≦Ｍ
）ビット を全加算器に入力し、非同期時には非同期になる直前の
データを固定データとして全加算器に入力することを特
徴とする直流ドリフト補償回路。 - （２）送信側でスクランブルを施された２＾Ｎ値の多値
振幅信号を受信してＪ（ＪはＪ≧Ｎ＋１）ビットの信号
を出力するＡ／Ｄ変換器と、該Ａ／Ｄ変換器の出力を入
力とする第１の全加算器と、該第１の全加算器の出力を
入力とする第２の全加算器と、該第２の全加算器の最上
位ビット出力を積分するためのＭ段（Ｍは２以上の整数
）からなりかつシステムの同期・非同期をモニタする信
号入力端子を有する第１の可逆カウンタと前記第２の加
算器の上位Ｎ＋１ビット目出力を積分するためのＭ段か
らなりかつシステムの同期・非同期をモニタする信号入
力端子を有する第２の可逆カウンタとを具備し、同期時
には第１の可逆カウンタ出力の上位Ｋ（ＫはＫ≦Ｍ）ビ
ットを 第１の全加算器に入力すると共に、さらに前記第２の可
逆カウンタ出力の上位Ｋビットを第２の全加算器に入力
し、一方、非同期時には第１の全加算器および第２の全
加算器に非同期になる直前のデータを固定データとして
入力することを特徴とする直流ドリフト補償回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60114379A JPH0775355B2 (ja) | 1985-05-29 | 1985-05-29 | 直流ドリフト補償回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60114379A JPH0775355B2 (ja) | 1985-05-29 | 1985-05-29 | 直流ドリフト補償回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61274454A true JPS61274454A (ja) | 1986-12-04 |
| JPH0775355B2 JPH0775355B2 (ja) | 1995-08-09 |
Family
ID=14636206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60114379A Expired - Lifetime JPH0775355B2 (ja) | 1985-05-29 | 1985-05-29 | 直流ドリフト補償回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0775355B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6454818A (en) * | 1987-08-26 | 1989-03-02 | Pioneer Electronic Corp | Offset compensation circuit |
| JPH0758798A (ja) * | 1993-08-13 | 1995-03-03 | Nec Corp | 復調装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6025356A (ja) * | 1983-07-22 | 1985-02-08 | Nec Corp | 復調装置 |
| JPS6080348A (ja) * | 1983-10-07 | 1985-05-08 | Nec Corp | オフセツト補償回路 |
-
1985
- 1985-05-29 JP JP60114379A patent/JPH0775355B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6025356A (ja) * | 1983-07-22 | 1985-02-08 | Nec Corp | 復調装置 |
| JPS6080348A (ja) * | 1983-10-07 | 1985-05-08 | Nec Corp | オフセツト補償回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6454818A (en) * | 1987-08-26 | 1989-03-02 | Pioneer Electronic Corp | Offset compensation circuit |
| JPH0758798A (ja) * | 1993-08-13 | 1995-03-03 | Nec Corp | 復調装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0775355B2 (ja) | 1995-08-09 |
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