JPS61279126A - 金属酸化物電界効果形トランジスタの製造方法 - Google Patents
金属酸化物電界効果形トランジスタの製造方法Info
- Publication number
- JPS61279126A JPS61279126A JP60120998A JP12099885A JPS61279126A JP S61279126 A JPS61279126 A JP S61279126A JP 60120998 A JP60120998 A JP 60120998A JP 12099885 A JP12099885 A JP 12099885A JP S61279126 A JPS61279126 A JP S61279126A
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- silicon layer
- oxide film
- region
- resistance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、例えばＭＯ３ＩＣに集積される金属酸化物効
果形トランジスタ （以下ＭＯ５Ｐ［！Ｔと記す）の製
造方法に関する。
果形トランジスタ （以下ＭＯ５Ｐ［！Ｔと記す）の製
造方法に関する。
ＭＯ５ＩＣに集積されるＭＯＳＦＥＴの従来の製造Ｔ稈
の一例としてｎ形シリコン基板を用いたｐチャネル形Ｍ
Ｏ５ＰＩ！Ｔの製造工程の主要な段階を第２図に示す９
、ｎ形シリコンウェハ１の表面を酸化したのち、ソース
・ドレイン部の酸化膜２を除去し、次に再び酸化してゲ
ート酸化膜３を形成して第２図（ａｌの状態を得る。こ
の表面を多結晶シリコン層４で被覆し、ホトエツチング
により第２図（ｂｌに示ずようＬこゲート電極部４１お
よび配線部４２以外の多結晶シリコン層を除去する。次
にウェハ１の全面にイオン打込みを行い、イオン打込層
５を得る。この際、ゲート電極４１は自己整合マスクと
して働き、まずそれ自身および配線４２はイオン打込み
により低抵抗化される。さらにウェハ全面にＣＶＤ法に
より酸化膜６を形成し、アニール熱処理によりイオン打
込層５を活性化してソース・ドレイン領域として用いる
ｐ形層とし、電極接触部の窓あけを行って第２図ｔｃ＋
の状態を得る。さらにウェハ全面に＾１蒸着を行ったの
ち、ホトエツチングによって第２図（ｄｌに示すように
ソース・ドレイン電極７を形成してＭＯＳＦＥＴを完成
する。 しかしこのような製造方法ではイオン打込みのドーズ置
はソース・ドレイン領域５に要求される不純物濃度によ
り決まるため、ゲート電極４１および配線４２の抵抗を
任意に干げることができず、ゲート抵抗、配線抵抗が大
きくなる欠点があった。 このことは、第２図に示すようなＭＯＳＦＥＴを数十個
あるいは数万個以ト１つのシリコンチップの中に作り込
むＭＯ５ＬＳＩにおいて大きな問題となっ”（いた。
の一例としてｎ形シリコン基板を用いたｐチャネル形Ｍ
Ｏ５ＰＩ！Ｔの製造工程の主要な段階を第２図に示す９
、ｎ形シリコンウェハ１の表面を酸化したのち、ソース
・ドレイン部の酸化膜２を除去し、次に再び酸化してゲ
ート酸化膜３を形成して第２図（ａｌの状態を得る。こ
の表面を多結晶シリコン層４で被覆し、ホトエツチング
により第２図（ｂｌに示ずようＬこゲート電極部４１お
よび配線部４２以外の多結晶シリコン層を除去する。次
にウェハ１の全面にイオン打込みを行い、イオン打込層
５を得る。この際、ゲート電極４１は自己整合マスクと
して働き、まずそれ自身および配線４２はイオン打込み
により低抵抗化される。さらにウェハ全面にＣＶＤ法に
より酸化膜６を形成し、アニール熱処理によりイオン打
込層５を活性化してソース・ドレイン領域として用いる
ｐ形層とし、電極接触部の窓あけを行って第２図ｔｃ＋
の状態を得る。さらにウェハ全面に＾１蒸着を行ったの
ち、ホトエツチングによって第２図（ｄｌに示すように
ソース・ドレイン電極７を形成してＭＯＳＦＥＴを完成
する。 しかしこのような製造方法ではイオン打込みのドーズ置
はソース・ドレイン領域５に要求される不純物濃度によ
り決まるため、ゲート電極４１および配線４２の抵抗を
任意に干げることができず、ゲート抵抗、配線抵抗が大
きくなる欠点があった。 このことは、第２図に示すようなＭＯＳＦＥＴを数十個
あるいは数万個以ト１つのシリコンチップの中に作り込
むＭＯ５ＬＳＩにおいて大きな問題となっ”（いた。
【発明の目的］
本発明は、−Ｌ述の問題を解決して、半導体基板」二の
所定の領域に多結晶シリコン層を形成したのち、基板全
面にイオンを打込み、半導体基板の多結晶シリコン層に
覆われない領域にソース・ドレイン領域を形成して製造
されるＭＯＳＦＥＴの多結晶シリコン層の各部分の抵抗
を、ソース・ドレイン領域の不純物濃度と無関係に変化
させることのできるＭＯＳＦＥＴの製造方法を提供する
ことを目的とする。 【発明の要点】 本発明によれば、半導体基板上に全面に多結晶シリコン
層を被着したのち、その上にマスクを形成して多結晶シ
リコン層の所定の領域に不純物を導入し、次いで多結晶
シリコン層の不要の領域を選択的に除去することにより
−Ｆ記の目的が達成される。
所定の領域に多結晶シリコン層を形成したのち、基板全
面にイオンを打込み、半導体基板の多結晶シリコン層に
覆われない領域にソース・ドレイン領域を形成して製造
されるＭＯＳＦＥＴの多結晶シリコン層の各部分の抵抗
を、ソース・ドレイン領域の不純物濃度と無関係に変化
させることのできるＭＯＳＦＥＴの製造方法を提供する
ことを目的とする。 【発明の要点】 本発明によれば、半導体基板上に全面に多結晶シリコン
層を被着したのち、その上にマスクを形成して多結晶シ
リコン層の所定の領域に不純物を導入し、次いで多結晶
シリコン層の不要の領域を選択的に除去することにより
−Ｆ記の目的が達成される。
第１図は本発明の一実施例のｐチャネル形５ｏｓｐＥＴ
の製造工程のうち第２図の従来の工程と異なる主要段階
を示し、第２図と共通の部分には同一の符号が付されて
いる。従来の工程と同様に第２図（ａｌの状態のシリコ
ン基板ｌの上に第１図ｆａ）に示すようにフィールド酸
化膜２．ゲート酸化膜３を介して多結晶シリコン層４を
形成する。この−Ｅに酸化膜６を被着したのちホトエツ
チングにより多結晶シリコン層の配線として用いる部分
の１−に窓６１を形成、この窓を通して多結晶シリコン
層の領域８に不純物を拡散してこの領域のみを低抵抗化
し、第１図（ｂ）の状態を得る。次いで第１図ｆｉｌの
ように選択的拡散フォトマスクとして用いられた酸化膜
６を除去し、その後第２図（ｂｌの工程と同様に多結晶
シリコン層４のホトエツチングを行ってゲート電極部４
１と配線部４２を形成し、第１図（ｄｌの状態を得る。 以後の工程は第２図（Ｃ１以下と同しである。 選択的拡散マスクとして用いられる酸化膜６はＣＶＤ法
で形成し、不純物源としてＰＯＣＩａ、Ｂｇｌｌａなど
を用いた高温拡散法を用いて多結晶シリコン層の低抵抗
化をしする。しかし、ホトレジストをマスクとしてその
一ヒからＢ”、Ｉ）“などのイオン打込みを行った後ホ
トレジストを除去し、拡散を行う方法も利用できる。 上記の実施例では多結晶シリコン層４の配線部４２のみ
を低抵抗化したが、別の実施例としてゲート電極部４１
のみを低抵抗化し、配線部４２を高抵抗のままにするこ
とも可能である。またＭＯ５ＩＣ中の大部分のＭＯＳＦ
ＥＴのゲート電極および配線を低抵抗化し、一部のＭＯ
ＳＦＥＴの多結晶シリコン層のみを高抵抗のまま用いる
ことも可能である。
の製造工程のうち第２図の従来の工程と異なる主要段階
を示し、第２図と共通の部分には同一の符号が付されて
いる。従来の工程と同様に第２図（ａｌの状態のシリコ
ン基板ｌの上に第１図ｆａ）に示すようにフィールド酸
化膜２．ゲート酸化膜３を介して多結晶シリコン層４を
形成する。この−Ｅに酸化膜６を被着したのちホトエツ
チングにより多結晶シリコン層の配線として用いる部分
の１−に窓６１を形成、この窓を通して多結晶シリコン
層の領域８に不純物を拡散してこの領域のみを低抵抗化
し、第１図（ｂ）の状態を得る。次いで第１図ｆｉｌの
ように選択的拡散フォトマスクとして用いられた酸化膜
６を除去し、その後第２図（ｂｌの工程と同様に多結晶
シリコン層４のホトエツチングを行ってゲート電極部４
１と配線部４２を形成し、第１図（ｄｌの状態を得る。 以後の工程は第２図（Ｃ１以下と同しである。 選択的拡散マスクとして用いられる酸化膜６はＣＶＤ法
で形成し、不純物源としてＰＯＣＩａ、Ｂｇｌｌａなど
を用いた高温拡散法を用いて多結晶シリコン層の低抵抗
化をしする。しかし、ホトレジストをマスクとしてその
一ヒからＢ”、Ｉ）“などのイオン打込みを行った後ホ
トレジストを除去し、拡散を行う方法も利用できる。 上記の実施例では多結晶シリコン層４の配線部４２のみ
を低抵抗化したが、別の実施例としてゲート電極部４１
のみを低抵抗化し、配線部４２を高抵抗のままにするこ
とも可能である。またＭＯ５ＩＣ中の大部分のＭＯＳＦ
ＥＴのゲート電極および配線を低抵抗化し、一部のＭＯ
ＳＦＥＴの多結晶シリコン層のみを高抵抗のまま用いる
ことも可能である。
本発明は、半導体基板上に被着した多結晶シリコン層を
選択的に除去する前に所定の領域にのみ不純物を導入す
ることにより、その後の゛ノース・ドレイン領域形成の
ためのイオン打込みと（よ無関係に多結晶シリコン層の
配線部あるし）器上ゲート電極部を局部的に低抵抗する
ことができ、配線部（九あるいはゲート抵抗を低下させ
ることができる。 すなわち、多結晶シリコン層に次のような多様な役割を
持たせることができる。 （１） 自己整合マスク （２） 低抵抗ゲート電極 （３） 低抵抗配線 （４） 高抵抗層 （５）高抵抗パッシベーション層 この結果特にＭＯ５ＩＣの構造を簡単かつ高性能なもの
とすることができ、集積度の向上が可能になる。
選択的に除去する前に所定の領域にのみ不純物を導入す
ることにより、その後の゛ノース・ドレイン領域形成の
ためのイオン打込みと（よ無関係に多結晶シリコン層の
配線部あるし）器上ゲート電極部を局部的に低抵抗する
ことができ、配線部（九あるいはゲート抵抗を低下させ
ることができる。 すなわち、多結晶シリコン層に次のような多様な役割を
持たせることができる。 （１） 自己整合マスク （２） 低抵抗ゲート電極 （３） 低抵抗配線 （４） 高抵抗層 （５）高抵抗パッシベーション層 この結果特にＭＯ５ＩＣの構造を簡単かつ高性能なもの
とすることができ、集積度の向上が可能になる。
第１図は本発明の一実施例の主要な工程段階を順次示す
断面図、第２図は従来のＭＯ５ＦＩＩＩＴの製造におけ
る主要な工程段階を順次示す断面図である。 １：シリコン基板、 ２；フィールド酸化膜、３：ゲー
ト酸化膜、４：多結晶シリコン層、４１ｉゲート電極部
、４２：配線部、５：ソース・１ルイン領域、６：酸化
膜、６１：窓、８：不純物拡散領３ 勺−゛′−ト向〉
化膜 第１図 １／Ｉｎ
断面図、第２図は従来のＭＯ５ＦＩＩＩＴの製造におけ
る主要な工程段階を順次示す断面図である。 １：シリコン基板、 ２；フィールド酸化膜、３：ゲー
ト酸化膜、４：多結晶シリコン層、４１ｉゲート電極部
、４２：配線部、５：ソース・１ルイン領域、６：酸化
膜、６１：窓、８：不純物拡散領３ 勺−゛′−ト向〉
化膜 第１図 １／Ｉｎ
Claims (1)
- １）半導体基板上の所定の領域に多結晶シリコン層を形
成したのち、基板全面にイオンを打込み、半導体基板の
多結晶シリコン層で覆われない領域にソース・ドレイン
領域を形成する方法において、半導体基板上に全面に多
結晶シリコン層を被着したのちその上にマスクを形成し
て多結晶シリコン層の所定の領域に不純物を導入し、次
いで多結晶シリコン層の不要の領域を選択的に除去する
ことを特徴とする金属酸化物電界効果形トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60120998A JPS61279126A (ja) | 1985-06-04 | 1985-06-04 | 金属酸化物電界効果形トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60120998A JPS61279126A (ja) | 1985-06-04 | 1985-06-04 | 金属酸化物電界効果形トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61279126A true JPS61279126A (ja) | 1986-12-09 |
Family
ID=14800249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60120998A Pending JPS61279126A (ja) | 1985-06-04 | 1985-06-04 | 金属酸化物電界効果形トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61279126A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59100521A (ja) * | 1982-11-30 | 1984-06-09 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1985
- 1985-06-04 JP JP60120998A patent/JPS61279126A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59100521A (ja) * | 1982-11-30 | 1984-06-09 | Fujitsu Ltd | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6316673A (ja) | 半導体装置の製造方法 | |
| JPS63219152A (ja) | Ｍｏｓ集積回路の製造方法 | |
| JP2596117B2 (ja) | 半導体集積回路の製造方法 | |
| GB2036431A (en) | Double diffused transistor structure | |
| JPH0555593A (ja) | 絶縁ゲート形電界効果トランジスタの製造方法 | |
| JPS63205944A (ja) | Ｍｏｓ集積回路の製造方法 | |
| JPS61279126A (ja) | 金属酸化物電界効果形トランジスタの製造方法 | |
| JPS624339A (ja) | 半導体装置及びその製造方法 | |
| JPS6333868A (ja) | Ｍｉｓ型電界効果トランジスタの製造方法 | |
| JPS6173380A (ja) | 半導体装置の製造方法 | |
| JP3297102B2 (ja) | Ｍｏｓｆｅｔの製造方法 | |
| JPH0697276A (ja) | 半導体装置の製造方法 | |
| JPS62281351A (ja) | 半導体装置の製造方法 | |
| JPS59105366A (ja) | Ｍｏｓ型トランジスタの製造方法 | |
| JPS6142163A (ja) | 半導体装置の製造方法 | |
| JPS61166154A (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JPS6395664A (ja) | 半導体装置の製造方法 | |
| JPS62235783A (ja) | 電界効果トランジスタの製造方法 | |
| JPH04338650A (ja) | 半導体装置の製造方法 | |
| JPS62238669A (ja) | 縦型電界効果トランジスタの製造方法 | |
| JPS61220472A (ja) | 半導体装置の製造方法 | |
| JPH025411A (ja) | 半導体装置の製造方法 | |
| JPS63299167A (ja) | 半導体装置の製造方法 | |
| JPH02170416A (ja) | 半導体集積回路の製造方法 | |
| JPS62224973A (ja) | Ｍｉｓ型半導体装置の製造方法 |