JPS61289427A - マイクロプログラムによるアクセス処理方式 - Google Patents
マイクロプログラムによるアクセス処理方式Info
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- JPS61289427A JPS61289427A JP13253385A JP13253385A JPS61289427A JP S61289427 A JPS61289427 A JP S61289427A JP 13253385 A JP13253385 A JP 13253385A JP 13253385 A JP13253385 A JP 13253385A JP S61289427 A JPS61289427 A JP S61289427A
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- 230000004913 activation Effects 0.000 claims description 18
- 238000003672 processing method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 235000013399 edible fruits Nutrition 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
システムバスを通して、中央処理装置（ＣＰＵ）からの
マクロ命令等によって制御される外部接続装置において
、該中央処理袋ｆ （ＣＰＵ）からのアドレス情報によ
って、自装置が選択されたことをＰｌ！識した際、該中
央処理装置（ＣＰＵ）から、上記システムバスを通して
送られてくるリード／ライト情報と、データ情報と、ア
ドレス情報とによって、マイクロアドレスを生成し、当
該外部接続装置の制御記憶（Ｃ３）に対して、上記中央
処理装置（ＣＰＵ）からの指示が命令起動の時には、該
マクロ命令が指示するマイクロ命令に直接分岐し、該指
示がレジスタアクセスの時には、該レジスタアクセス用
のサブルーチンに分岐して、上記中央処理装置（ＣＰＵ
）からの命令起動、又はレジスタアクセスを実行するよ
うにしたものである。
マクロ命令等によって制御される外部接続装置において
、該中央処理袋ｆ （ＣＰＵ）からのアドレス情報によ
って、自装置が選択されたことをＰｌ！識した際、該中
央処理装置（ＣＰＵ）から、上記システムバスを通して
送られてくるリード／ライト情報と、データ情報と、ア
ドレス情報とによって、マイクロアドレスを生成し、当
該外部接続装置の制御記憶（Ｃ３）に対して、上記中央
処理装置（ＣＰＵ）からの指示が命令起動の時には、該
マクロ命令が指示するマイクロ命令に直接分岐し、該指
示がレジスタアクセスの時には、該レジスタアクセス用
のサブルーチンに分岐して、上記中央処理装置（ＣＰＵ
）からの命令起動、又はレジスタアクセスを実行するよ
うにしたものである。
本発明は、システムバスを通して、中央処理装置（ＣＰ
ｔｌ）からのマクロ命令等によって制御される外部接続
装置における、該中央処理装置（ＣＰＵ）からのアクセ
スに対する処理方式に関する。
ｔｌ）からのマクロ命令等によって制御される外部接続
装置における、該中央処理装置（ＣＰＵ）からのアクセ
スに対する処理方式に関する。
最近のマイクロプロセッサ技術の著しい発展に伴って、
パソコンレベルの小型コンピュータにおいても、マイク
ロプログラムで制御される各種の外部接続装置、例えば
、浮動小数点演算ユニット。
パソコンレベルの小型コンピュータにおいても、マイク
ロプログラムで制御される各種の外部接続装置、例えば
、浮動小数点演算ユニット。
乗算ユニット等が接続されるようになってきた。
このような小型コンピュータシステムにおいては、一般
に、データ長も短い為、インテリジェンスの高いマクロ
命令を発行することができないのが普通である。
に、データ長も短い為、インテリジェンスの高いマクロ
命令を発行することができないのが普通である。
従って、中央処理装置（ＣＰＵ）が、上記外部接続装置
をアクセスする場合、特に外部接続装置のレジスタ類に
対しては、直接該レジスタに対してリード／ライトする
簡単な制御方式をとることが多い。
をアクセスする場合、特に外部接続装置のレジスタ類に
対しては、直接該レジスタに対してリード／ライトする
簡単な制御方式をとることが多い。
このような小型コンビエータシステムにおいては、該マ
イクロプログラムで制御される外部接続装置に対するア
クセスは、一般的なマイクロ命令起動と、レジスタアク
セスとの２種類の命令形式％式％ 然しなから、かかる小型コンピュータシステムにおいて
も、処理能力の向上と、経済化は必須条件であり、上記
命令起動、レジスタアクセスに対しても、できる限りハ
ードウェア量を削減して、且つ処理能力を落とすことが
ない処理方式が要求されるようになってきた。
イクロプログラムで制御される外部接続装置に対するア
クセスは、一般的なマイクロ命令起動と、レジスタアク
セスとの２種類の命令形式％式％ 然しなから、かかる小型コンピュータシステムにおいて
も、処理能力の向上と、経済化は必須条件であり、上記
命令起動、レジスタアクセスに対しても、できる限りハ
ードウェア量を削減して、且つ処理能力を落とすことが
ない処理方式が要求されるようになってきた。
前述のように、最近の小型コンピュータシステムにおい
ては、中央処理装置（ＣＰＵ）と、主記憶装置（ＭＭ）
の他に、該中央処理装置（ＣＰＵ）によって制御される
外部接続装置を、システムバス（外部バス）を通して接
続し、機能の拡大を図る構成をとることが多い。
ては、中央処理装置（ＣＰＵ）と、主記憶装置（ＭＭ）
の他に、該中央処理装置（ＣＰＵ）によって制御される
外部接続装置を、システムバス（外部バス）を通して接
続し、機能の拡大を図る構成をとることが多い。
第４図はこのようなコンピュータシステムにおける外部
接続装置の構成例を示した図であって、システムバス（
制御線、アドレス線、データ線からなる）３を通して、
中央処理装置（ＣＰＵ） １から、命令起動、或いはレ
ジスタアクセスの情報が送出されてくると、該システム
バス３のアドレス線がデコーダ（ＤＥＣ） ４１でデコ
ードされ、自装置に対するアクセスであることを認識す
ると、制御回路４２が起動され、上記システムバス３の
データ線がゲートされて、内部バス４５にデータが取り
込まれるように機能する。
接続装置の構成例を示した図であって、システムバス（
制御線、アドレス線、データ線からなる）３を通して、
中央処理装置（ＣＰＵ） １から、命令起動、或いはレ
ジスタアクセスの情報が送出されてくると、該システム
バス３のアドレス線がデコーダ（ＤＥＣ） ４１でデコ
ードされ、自装置に対するアクセスであることを認識す
ると、制御回路４２が起動され、上記システムバス３の
データ線がゲートされて、内部バス４５にデータが取り
込まれるように機能する。
制御回路４２においては、システムバス３の制御線が指
示する制御内容（例えば、リード、ライト等）に従って
、上記中央処理装置（ＣＰＵ） ｌからのアクセス処理
を行う。
示する制御内容（例えば、リード、ライト等）に従って
、上記中央処理装置（ＣＰＵ） ｌからのアクセス処理
を行う。
例えば、該アクセスが命令起動の場合には、上記制御内
容が“ライド指示で、デコーダ（ＤＥＣ）４１によって
、命令レジスタ４３が選択されているので、データ線の
内容（即ち、マイクロ命令）が、内部バス４５を通して
、該命令レジスタ４３に格納され、その操作部（ＯＰ）
情報に基づいて、制御記憶（ＣＳ） ４６がアクセスさ
れ、マイクロプログラム処理が実行される。
容が“ライド指示で、デコーダ（ＤＥＣ）４１によって
、命令レジスタ４３が選択されているので、データ線の
内容（即ち、マイクロ命令）が、内部バス４５を通して
、該命令レジスタ４３に格納され、その操作部（ＯＰ）
情報に基づいて、制御記憶（ＣＳ） ４６がアクセスさ
れ、マイクロプログラム処理が実行される。
該アクセスがレジスタアクセスの場合には、デコーダ（
ＤＥＣ） ４１によって、一般のレジスタ４４が選択さ
れているので、制御線が示す内容によって、上記データ
線の内容がゲートされ、内部バス４５を通して、リード
、或いはライト動作が行われることになる。
ＤＥＣ） ４１によって、一般のレジスタ４４が選択さ
れているので、制御線が示す内容によって、上記データ
線の内容がゲートされ、内部バス４５を通して、リード
、或いはライト動作が行われることになる。
上記のアクセスが完了すると、制御回路４２は制御線を
通して、応答信号（ＡＣに）を中央処理装置（ＣＰＵ）
１に返送し、当該中央処理装置（ＣＰＵ） １からの
上記アクセス処理を終了する。
通して、応答信号（ＡＣに）を中央処理装置（ＣＰＵ）
１に返送し、当該中央処理装置（ＣＰＵ） １からの
上記アクセス処理を終了する。
従って、従来の外部接続装置においては、中央処理装置
（ＣＰＵ） １からのアクセスに対して、該装置はアド
レス情報のデコードを行い、該デコード内容に従った制
御を行っていた為、デコーダ（ＤＥＣ）４１．及び制御
回路４２のハードウェア量が多くなると云う問題があっ
た。
（ＣＰＵ） １からのアクセスに対して、該装置はアド
レス情報のデコードを行い、該デコード内容に従った制
御を行っていた為、デコーダ（ＤＥＣ）４１．及び制御
回路４２のハードウェア量が多くなると云う問題があっ
た。
本発明は上記従来の欠点に鑑み、中央処理装置（ＣＰＵ
）からの命令起動、レジスタアクセスに必要なアドレス
デコーダや、制御回路のハードウェア量を削減する方法
を提供することを目的とするものである。
）からの命令起動、レジスタアクセスに必要なアドレス
デコーダや、制御回路のハードウェア量を削減する方法
を提供することを目的とするものである。
第１図は本発明のアクセス処理の原理ブロック図である
。
。
システムバス３からのアドレス情報をデコードするデコ
ーダ（ＤＥＣ） ４１’ は命令起動か、レジスタアク
セスかのみを識別して、マイクロシーケンス制御回路４
２０を起動する。
ーダ（ＤＥＣ） ４１’ は命令起動か、レジスタアク
セスかのみを識別して、マイクロシーケンス制御回路４
２０を起動する。
マイクロアドレス生成回路４２１においては、上記マイ
クロシーケンス制御回路４２０からの制御信号に基づき
、命令起動の時には、命令レジスタに格納されるべきデ
ータから、直接分岐の為のマイクロアドレスを生成し、
レジスタアクセスの時には、中央処理装置（ＣＰＵ）
ｌが指定するレジスタに対してリード、ライト動作を行
う為のサブルーチンのマイクロアドレスを、中央処理装
置（ＣＰＵ） １から送られてくるアドレス情報より生
成する１マイクロシーケンサ４２２は、マイクロシーケ
ンス制御回路４２０からの制御信号によって起動され、
上記マイクロアドレス生成回路で生成されたマイクロア
ドレスに基づいて、制御記憶（ＣＳ） ４６をアクセス
し、それぞれの分岐先にマイクロ分岐するように構成す
る。
クロシーケンス制御回路４２０からの制御信号に基づき
、命令起動の時には、命令レジスタに格納されるべきデ
ータから、直接分岐の為のマイクロアドレスを生成し、
レジスタアクセスの時には、中央処理装置（ＣＰＵ）
ｌが指定するレジスタに対してリード、ライト動作を行
う為のサブルーチンのマイクロアドレスを、中央処理装
置（ＣＰＵ） １から送られてくるアドレス情報より生
成する１マイクロシーケンサ４２２は、マイクロシーケ
ンス制御回路４２０からの制御信号によって起動され、
上記マイクロアドレス生成回路で生成されたマイクロア
ドレスに基づいて、制御記憶（ＣＳ） ４６をアクセス
し、それぞれの分岐先にマイクロ分岐するように構成す
る。
一般に、命令起動の時には、当該マクロ命令に対応した
マイクロプログラムに直接分岐し、該マイクロプログラ
ムの実行を完了すると、システムレディーのルーチンに
戻るので、上記直接分岐の形をとるが、レジスタアクセ
スの場合には、当該演算装置がマイクロプログラムを実
行している時に、中央処理装置（ＣＰＵ）１から発行さ
れるアクセスであるので、サブルーチンに分岐して、該
レジスタに対するアクセスが終了すると元のマイクロプ
ログラムに復帰する処理形態をとる。
マイクロプログラムに直接分岐し、該マイクロプログラ
ムの実行を完了すると、システムレディーのルーチンに
戻るので、上記直接分岐の形をとるが、レジスタアクセ
スの場合には、当該演算装置がマイクロプログラムを実
行している時に、中央処理装置（ＣＰＵ）１から発行さ
れるアクセスであるので、サブルーチンに分岐して、該
レジスタに対するアクセスが終了すると元のマイクロプ
ログラムに復帰する処理形態をとる。
即ち、本発明によれば、システムバスを通して、中央処
理装置（ＣＰＵ）からのマクロ命令によって制御される
外部接続装置において、該中央処理装置（ＣＰＵ）から
のアドレス情報によって、自装置が選択されたことを認
識した際、該中央処理装置（ＣＰＵ〉から、上記システ
ムバスを通して送られてくるリード／ライト情報と、デ
ータ情報と、アドレス情報とによって、マイクロアドレ
スを生成し、当該外部接続装置の制御記憶（ＣＳ）に対
して、上記中央処理装置ｉｆ （ＣＰＵ）からの指示が
命令起動の時には、該マクロ命令が指示するマイクロ命
令に直接分岐し、該指示がレジスタアクセスの時には、
該レジスタアクセス用のサブルーチンに分岐して、上記
中央処理装置（ＣＰＵ）からの命令起動、又はレジスタ
アクセスを実行するようにしたものであるので、個々の
レジスタに対するアドレスデコードが必要なくなり、命
令起動や、レジスタに対するリード。
理装置（ＣＰＵ）からのマクロ命令によって制御される
外部接続装置において、該中央処理装置（ＣＰＵ）から
のアドレス情報によって、自装置が選択されたことを認
識した際、該中央処理装置（ＣＰＵ〉から、上記システ
ムバスを通して送られてくるリード／ライト情報と、デ
ータ情報と、アドレス情報とによって、マイクロアドレ
スを生成し、当該外部接続装置の制御記憶（ＣＳ）に対
して、上記中央処理装置ｉｆ （ＣＰＵ）からの指示が
命令起動の時には、該マクロ命令が指示するマイクロ命
令に直接分岐し、該指示がレジスタアクセスの時には、
該レジスタアクセス用のサブルーチンに分岐して、上記
中央処理装置（ＣＰＵ）からの命令起動、又はレジスタ
アクセスを実行するようにしたものであるので、個々の
レジスタに対するアドレスデコードが必要なくなり、命
令起動や、レジスタに対するリード。
ライト制御が、少ないハードウェア量で実現できる効果
がある。
がある。
以下本発明の実施例を図面によって詳述する。
第２図はマイクロアドレス生成回路の詳細を示した図で
あり、第３図は本発明の一実施例を模式的に示した図で
あり、第４図と同じ記号は同じ対象物を示している。
あり、第３図は本発明の一実施例を模式的に示した図で
あり、第４図と同じ記号は同じ対象物を示している。
以下、第１図を参照しながら、第２図、第３図によって
、外部接続装置における中央処理装置（ＣＰＵ） １か
らのアクセスに対する、本発明のマイクロプログラム処
理を説明する。
、外部接続装置における中央処理装置（ＣＰＵ） １か
らのアクセスに対する、本発明のマイクロプログラム処
理を説明する。
先ず、第２図によって、第１図で説明したマイクロアド
レス生成回路の詳細を説明する。
レス生成回路の詳細を説明する。
本図において、゛データ゛はシステムバス３のデータ線
の内、マクロ命令の操作部に対応する領域のデータを示
し、 °アドレス゛はシステムバス３のアドレス線を示
し、 ゛リード／ライド はシステムバス３の制御線を
それぞれ示している。
の内、マクロ命令の操作部に対応する領域のデータを示
し、 °アドレス゛はシステムバス３のアドレス線を示
し、 ゛リード／ライド はシステムバス３の制御線を
それぞれ示している。
第１図のマイクロシーケンス制御回路４２０から命令起
動を指示する制御信号が送出されてくると、マルチプレ
クサ■〜■の“Ｂ′側、即ちデータ線を選択して、中央
処理装置（ＣＰＵ） １からのマクロ命令の操作部の内
容をマイクロアドレスとするように機能する。
動を指示する制御信号が送出されてくると、マルチプレ
クサ■〜■の“Ｂ′側、即ちデータ線を選択して、中央
処理装置（ＣＰＵ） １からのマクロ命令の操作部の内
容をマイクロアドレスとするように機能する。
又、上記マイクロシーケンス制御回路４２０から、レジ
スタアクセスを指示する制御信号が送出されてくると、
マルチプレクサ■〜■のＡ”側を選択して、リード／ラ
イト信号と、アクセスレジスタに対応するアドレス線の
内容をマイクロアドレスとするように機能する。
スタアクセスを指示する制御信号が送出されてくると、
マルチプレクサ■〜■のＡ”側を選択して、リード／ラ
イト信号と、アクセスレジスタに対応するアドレス線の
内容をマイクロアドレスとするように機能する。
このようにして、マイクロアドレス生成回路においては
、命令起動、或いはレジスタアクセスに対応したマイク
ロアドレスが生成される。
、命令起動、或いはレジスタアクセスに対応したマイク
ロアドレスが生成される。
次に、第３図によって、本発明を実施した時の命令起動
と、レジスタアクセスの動作を説明する。
と、レジスタアクセスの動作を説明する。
本図において、（ａ）は命令起動の場合を示し、（ｂ）
はレジスタアクセスの場合を示している。
はレジスタアクセスの場合を示している。
（ａ）命令起動の場合：
中央処理装置（ＣＰＵ） １からシステムバス３を通し
て、マクロ命令と共に、アドレスが送出されてくると、
デコーダ（ＤＥＣ） ４１’によって、該アクセスが°
命令起動゛であることが認識され、マイクロシーケンス
制御回路４２０が起動される。
て、マクロ命令と共に、アドレスが送出されてくると、
デコーダ（ＤＥＣ） ４１’によって、該アクセスが°
命令起動゛であることが認識され、マイクロシーケンス
制御回路４２０が起動される。
この結果、該マイクロシーケンス回路４２０においては
、直接分岐であることを認識し、マイクロシーケンサ４
２２に対して、直接分岐指示を送出する。
、直接分岐であることを認識し、マイクロシーケンサ４
２２に対して、直接分岐指示を送出する。
マイクロアドレス生成回路４２１においては、マイクロ
シーケンス制御回路４２０からの制御信号によって、マ
ルチプレクサ■〜■を制御し、第２図で示されている通
り、°Ｂ゛側を選択して、図示の如く中央処理装置（Ｃ
ＰＵ） １からの、上記マクロ命令の操作部をマイクロ
アドレスとして生成しているので、マイクロシーケンサ
４２２においては、当該マイクロアドレスによって、制
御記憶４６をアクセスし、マイクロ分岐を行い、当該マ
クロ命令に対応した命令処理ルーチンを実行する。
シーケンス制御回路４２０からの制御信号によって、マ
ルチプレクサ■〜■を制御し、第２図で示されている通
り、°Ｂ゛側を選択して、図示の如く中央処理装置（Ｃ
ＰＵ） １からの、上記マクロ命令の操作部をマイクロ
アドレスとして生成しているので、マイクロシーケンサ
４２２においては、当該マイクロアドレスによって、制
御記憶４６をアクセスし、マイクロ分岐を行い、当該マ
クロ命令に対応した命令処理ルーチンを実行する。
（ｂ） レジスタアクセスの場合：
中央処理装置（ＣＰｔｌ） １からシステムバス３を通
して、レジスタアクセスオーダと共に、アドレスが送出
されてくると、デコーダ（ＤＥＣ） ４１°によって、
該アクセスが゛レジスタアクセス１であることが認識さ
れ、マイクロシーケンス制御回路４２０が起動される。
して、レジスタアクセスオーダと共に、アドレスが送出
されてくると、デコーダ（ＤＥＣ） ４１°によって、
該アクセスが゛レジスタアクセス１であることが認識さ
れ、マイクロシーケンス制御回路４２０が起動される。
この結果、該マイクロシーケンス回路４２０においては
、サブルーチンコールであることを認識し、マイクロシ
ーケンサ４２２に対して、サブルーチンコール指示を送
出する。
、サブルーチンコールであることを認識し、マイクロシ
ーケンサ４２２に対して、サブルーチンコール指示を送
出する。
マイクロアドレス生成回路４２１においては、マイクロ
シーケンス制御回路４２０からの制御信号によって、マ
ルチプレクサ■〜■を制御し、第２図で示されている通
り、Ａ″側を選択して、図示の如く中央処理装置（ＣＰ
Ｕ） １からの、リード（Ｒ）／ライト側）信号と、ア
クセスレジスタに対応するアドレス線の内容をマイクロ
アドレスとして生成しているので、マイクロシーケンサ
４２２においては、当該マイクロアドレスによって、制
御記憶４６をアクセスし、マイクロ分岐を行い、当該レ
ジスタアクセスに対応したサブルーチンを実行する。
シーケンス制御回路４２０からの制御信号によって、マ
ルチプレクサ■〜■を制御し、第２図で示されている通
り、Ａ″側を選択して、図示の如く中央処理装置（ＣＰ
Ｕ） １からの、リード（Ｒ）／ライト側）信号と、ア
クセスレジスタに対応するアドレス線の内容をマイクロ
アドレスとして生成しているので、マイクロシーケンサ
４２２においては、当該マイクロアドレスによって、制
御記憶４６をアクセスし、マイクロ分岐を行い、当該レ
ジスタアクセスに対応したサブルーチンを実行する。
このように、本発明においては、中央処理装置（ＣＰＵ
）１からのアクセスオーダと共に送出されてくるアドレ
ス情報をデコードして、命令起動か。
）１からのアクセスオーダと共に送出されてくるアドレ
ス情報をデコードして、命令起動か。
レジスタアクセスかを識別して、命令起動の時には、命
令処理ルーチンに直接分岐し、レジスタアクセスの場合
には、該レジスタに対応したサブルーチンをコールする
ように分岐するようにした所に特徴がある。
令処理ルーチンに直接分岐し、レジスタアクセスの場合
には、該レジスタに対応したサブルーチンをコールする
ように分岐するようにした所に特徴がある。
以上、詳細に説明したように、本発明のマイクロプログ
ラムによるアクセス処理方式は、システムバスを通して
、中央処理装置（ＣＰＵ）からのマクロ命令によって制
御される外部接続装置において、該中央処理装置（ＣＰ
Ｕ）からのアドレス情報によって、自装置が選択された
ことを認識した際、該中央処理装置（ＣＰＵ）から、上
記システムバスを通して送られてくるり−ド／ライト情
報と、データ情報と、アドレス情報とによって、マイク
ロアドレスを生成し、当該外部接続装置の制御記憶（Ｃ
３）に対して、上記中央処理装置（ＣＰＵ）からの指示
が命令起動の時には、該マクロ命令が指示するマイクロ
命令に直接分岐し、該指示がレジスタアクセスの時には
、該レジスタアクセス用のサブルーチンに分岐して、上
記中央処理装置（ＣＰＵ）からの命令起動、又はレジス
タアクセスを実行するようにしたものであるので、個々
のレジスタに対するアドレスデコードが必要なくなり、
命令起動や、レジスタに対するリード、ライト制御が少
ないハードウェア量で実現できる効果がある。
ラムによるアクセス処理方式は、システムバスを通して
、中央処理装置（ＣＰＵ）からのマクロ命令によって制
御される外部接続装置において、該中央処理装置（ＣＰ
Ｕ）からのアドレス情報によって、自装置が選択された
ことを認識した際、該中央処理装置（ＣＰＵ）から、上
記システムバスを通して送られてくるり−ド／ライト情
報と、データ情報と、アドレス情報とによって、マイク
ロアドレスを生成し、当該外部接続装置の制御記憶（Ｃ
３）に対して、上記中央処理装置（ＣＰＵ）からの指示
が命令起動の時には、該マクロ命令が指示するマイクロ
命令に直接分岐し、該指示がレジスタアクセスの時には
、該レジスタアクセス用のサブルーチンに分岐して、上
記中央処理装置（ＣＰＵ）からの命令起動、又はレジス
タアクセスを実行するようにしたものであるので、個々
のレジスタに対するアドレスデコードが必要なくなり、
命令起動や、レジスタに対するリード、ライト制御が少
ないハードウェア量で実現できる効果がある。
第１図は本発明のアクセス処理の原理ブロック図。
第２図はマイクロアドレス生成回路の詳細を示した図。
第３図は本発明の一実施例を模式的に示した図。
第４図は従来の外部接続装置の構成例を示した図。
である。
図面において、
１は中央処理装置（ＣＰＩＩ）。
３はシステムバス、 ４は外部接続装置。
４１．４１”はデコーダ（ＤＥＣ） 、 ４２は制御回
路。 ４３は命令レジスタ、４４は一般のレジスタ。 ４５は内部バス、４６は制御記憶。 ４２０はマイクロシーケンス制御回路。 ４２１はマイクロアドレス生成回路、又はマイクロアド
レス。 ４２２はマイクロシーケンサ。 ■〜■はマルチプレクサ。 をそれぞれ示す。 マイ２０アトしスタ」Ｎ′四膠トの＄Ｙ釆日とホし「；
圀う５ ２ 図 （σ） Ａ＼３５υ月の−〉（うを汐りと７実、Ｎ白・）（＝示
Ｃａ口に−３口
路。 ４３は命令レジスタ、４４は一般のレジスタ。 ４５は内部バス、４６は制御記憶。 ４２０はマイクロシーケンス制御回路。 ４２１はマイクロアドレス生成回路、又はマイクロアド
レス。 ４２２はマイクロシーケンサ。 ■〜■はマルチプレクサ。 をそれぞれ示す。 マイ２０アトしスタ」Ｎ′四膠トの＄Ｙ釆日とホし「；
圀う５ ２ 図 （σ） Ａ＼３５υ月の−〉（うを汐りと７実、Ｎ白・）（＝示
Ｃａ口に−３口
Claims (1)
- 【特許請求の範囲】 システムバスを通して、中央処理装置（ＣＰＵ）からの
送られてくる命令起動、又はレジスタアクセス指示によ
って起動され、マイクロプログラムによって制御される
外部接続装置において、 上記中央処理装置（ＣＰＵ）からの命令起動に対しては
、直接分岐する手段（４２０、４２１）と、上記中央処
理装置（ＣＰＵ）からのレジスタアクセス指示に対して
は、サブルーチンに分岐する手段（４２０、４２１）と
を設けて、 該中央処理装置（ＣＰＵ）からの命令起動、又はレジス
タアクセス指示に対する処理を行うようにしたことを特
徴とするマイクロプログラムによるアクセス処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13253385A JPS61289427A (ja) | 1985-06-18 | 1985-06-18 | マイクロプログラムによるアクセス処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13253385A JPS61289427A (ja) | 1985-06-18 | 1985-06-18 | マイクロプログラムによるアクセス処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61289427A true JPS61289427A (ja) | 1986-12-19 |
Family
ID=15083501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13253385A Pending JPS61289427A (ja) | 1985-06-18 | 1985-06-18 | マイクロプログラムによるアクセス処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61289427A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57105038A (en) * | 1980-12-22 | 1982-06-30 | Toshiba Corp | Operand processing method of ss-type instruction |
-
1985
- 1985-06-18 JP JP13253385A patent/JPS61289427A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57105038A (en) * | 1980-12-22 | 1982-06-30 | Toshiba Corp | Operand processing method of ss-type instruction |
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