JPS61296438A - デ−タパリテイ記憶方式 - Google Patents
デ−タパリテイ記憶方式Info
- Publication number
- JPS61296438A JPS61296438A JP60138732A JP13873285A JPS61296438A JP S61296438 A JPS61296438 A JP S61296438A JP 60138732 A JP60138732 A JP 60138732A JP 13873285 A JP13873285 A JP 13873285A JP S61296438 A JPS61296438 A JP S61296438A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- parity
- data
- random access
- access memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000013507 mapping Methods 0.000 claims description 5
- 230000015654 memory Effects 0.000 abstract description 23
- 230000003068 static effect Effects 0.000 abstract description 16
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000002457 bidirectional effect Effects 0.000 description 4
- 239000000872 buffer Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータパリティ記憶方式に関し、特に１つのア
ドレスに機敏のデータビットを含むスタティックランダ
ムアクセスメモリにおけるデータパリティ記憶方式に関
する。
ドレスに機敏のデータビットを含むスタティックランダ
ムアクセスメモリにおけるデータパリティ記憶方式に関
する。
従来、この種データパリティ記憶方式は、データを記憶
するデータ用ランダムアクセスメモリと、該データの１
ビットパリテイを記憶し１つのアドレスに複数のビット
を含むパリティ用ランダムアクセスメモリとで構成され
る回路Ｔ、該パリティ用ランダムアクセスメモリの任意
のアドレスのビットか１ビットパリテイと残りの未使用
ビットで構成され、外部から与えられるメモ１．１ を
込み信号に同期し１該データをデータ用ランダムアクセ
スメモリに記憶し、オだ１ビットパリテイをパリティ用
ランダムアクセスメモリに記憶する方式となっていた。
するデータ用ランダムアクセスメモリと、該データの１
ビットパリテイを記憶し１つのアドレスに複数のビット
を含むパリティ用ランダムアクセスメモリとで構成され
る回路Ｔ、該パリティ用ランダムアクセスメモリの任意
のアドレスのビットか１ビットパリテイと残りの未使用
ビットで構成され、外部から与えられるメモ１．１ を
込み信号に同期し１該データをデータ用ランダムアクセ
スメモリに記憶し、オだ１ビットパリテイをパリティ用
ランダムアクセスメモリに記憶する方式となっていた。
上述した従来のデータパリティ記憶方式は、データパリ
ティを記憶するパリティ用ランダムアクセスメモリに未
使用ビットが多数存在するので、ランダムアクセスメモ
リを多く使用することになシ、同一容量に対するランダ
ムアクセスメモリの実装面積か増加し、ハードウェアの
価格が高くなるという欠点がある。
ティを記憶するパリティ用ランダムアクセスメモリに未
使用ビットが多数存在するので、ランダムアクセスメモ
リを多く使用することになシ、同一容量に対するランダ
ムアクセスメモリの実装面積か増加し、ハードウェアの
価格が高くなるという欠点がある。
本発明のデータパリティ記憶方式は、１つのアドレスに
複数ビット金倉みデータパリティを記憶するパリティ用
ランダムアクセスメモリと、データを記憶するデータ用
ランダムアクセスメモリのあるアドレスのデータパリテ
ィを前記パリティ用ランダムアクセスメモリのある１ビ
ットに１対１に写像する手段と、前記パリティ用ランダ
ムアクセスメモリのあるアドレスの複数ビットすべてに
前記データパリティを割れ当てる手段と、１ビットパリ
テイと同一アドレスの他のパリティビットを保護し表か
ら該１ビットパリテイを前記パリティ用ランダムアクセ
スメモリに記憶する手段とを備え１いる。
複数ビット金倉みデータパリティを記憶するパリティ用
ランダムアクセスメモリと、データを記憶するデータ用
ランダムアクセスメモリのあるアドレスのデータパリテ
ィを前記パリティ用ランダムアクセスメモリのある１ビ
ットに１対１に写像する手段と、前記パリティ用ランダ
ムアクセスメモリのあるアドレスの複数ビットすべてに
前記データパリティを割れ当てる手段と、１ビットパリ
テイと同一アドレスの他のパリティビットを保護し表か
ら該１ビットパリテイを前記パリティ用ランダムアクセ
スメモリに記憶する手段とを備え１いる。
次に、本発明について図面を参照し７て説明する。
第１図は本発明のデータパリティ記憶方式の一実施例を
示すブロック図、第２図は第１図におけるハリティビッ
ト記憶動作例を示すタイムチャート、第３図は第１図に
おけるデータパリティの写像例を示す図である。
示すブロック図、第２図は第１図におけるハリティビッ
ト記憶動作例を示すタイムチャート、第３図は第１図に
おけるデータパリティの写像例を示す図である。
第１図において、本実施例は上位アト１／スデコーダ１
．データ用スタティックランダムアクセスメモリ２ない
し３．パリティビット発生回路４゜タイミング制御回路
５．パリティ用スタティックランダムアクセスメモリ６
、保持回路７．下位アドレスデコーダ８．ゲート付バッ
ファ９，１０゜１１で構成される。
．データ用スタティックランダムアクセスメモリ２ない
し３．パリティビット発生回路４゜タイミング制御回路
５．パリティ用スタティックランダムアクセスメモリ６
、保持回路７．下位アドレスデコーダ８．ゲート付バッ
ファ９，１０゜１１で構成される。
続いて、０番地アドレスのパリティを記憶する動作につ
いて説明ブる。
いて説明ブる。
１６ビットアドレス信号１２はアドレス＠Ｏ１を示し、
上位３ビットのアドレスを上位アドレスデコーダ１に入
力すると、上位アドレスデコーダ１かデコードして出力
する８本のチップセレクト信号１３でね、０番地アドレ
ス指定によシチッグセレクト信号１４だけか有効となシ
データ用スタティックランダムアクセスメモリ２に出力
される。次いでデータ用スタティックランタ′ムアクセ
スメモリ２に記憶すべきデータか８ビットの双方向デー
タ信号１９にのせられ、メモリ誉込み信号２１のメモリ
誉込み指定により前記記憶すべきデータがデータ用スタ
ティックランダムアクセスメそり２に記憶される。七−
前記記憶すべきデータがパリティビット発生回路４に入
力されるど、パリティビット発生回路４は前記記憶すべ
きデータのパリティを演算し１バリディ信号２６を出力
する。
上位３ビットのアドレスを上位アドレスデコーダ１に入
力すると、上位アドレスデコーダ１かデコードして出力
する８本のチップセレクト信号１３でね、０番地アドレ
ス指定によシチッグセレクト信号１４だけか有効となシ
データ用スタティックランダムアクセスメモリ２に出力
される。次いでデータ用スタティックランタ′ムアクセ
スメモリ２に記憶すべきデータか８ビットの双方向デー
タ信号１９にのせられ、メモリ誉込み信号２１のメモリ
誉込み指定により前記記憶すべきデータがデータ用スタ
ティックランダムアクセスメそり２に記憶される。七−
前記記憶すべきデータがパリティビット発生回路４に入
力されるど、パリティビット発生回路４は前記記憶すべ
きデータのパリティを演算し１バリディ信号２６を出力
する。
同時に、メモリ誉込み信号２１のメモリ書込み指定と４
ＭＨｚの方形波クロック信号２２とをタイミング制御回
路５に入力すると、タイミングｔＩＩ御回路５Ｌパリテ
ィ用スタティックランダムアクセスメモリ６に対し１パ
リティメモリ読出し信号２３と、それに続いてパリティ
メモリ書込み信号２４を出力する。このパリティメモリ
読出し信号２３によシバリティ用スタティックランダム
アクセスメモリ６から８ビットのパリティ信号２５が保
持回路７に出力され、保持回路７はパリティメモリ読出
し信号２３の有効指示の最後で８ビットのパリティ信号
２５を保持しパリティ信号２８をゲート付バッファ１０
に出力する。
ＭＨｚの方形波クロック信号２２とをタイミング制御回
路５に入力すると、タイミングｔＩＩ御回路５Ｌパリテ
ィ用スタティックランダムアクセスメモリ６に対し１パ
リティメモリ読出し信号２３と、それに続いてパリティ
メモリ書込み信号２４を出力する。このパリティメモリ
読出し信号２３によシバリティ用スタティックランダム
アクセスメモリ６から８ビットのパリティ信号２５が保
持回路７に出力され、保持回路７はパリティメモリ読出
し信号２３の有効指示の最後で８ビットのパリティ信号
２５を保持しパリティ信号２８をゲート付バッファ１０
に出力する。
下位３ビットのアドレス信号】８によシ下位アドレスデ
コーダ８鱒・ゲート付バッファ９，１０にゲート制御信
号２７を与えると、双方向データ信号１９の１ビットの
パリティ信号２６はパリティ信号２８の最下位ビットと
交換して修正されてパリティデータ信号２９が出力され
る。パリティメモリ書込み信号２４によシゲート付バッ
ファ１１のゲートを通った修正されるパリティデータ信
号２９はパリティ用スタティックランダムアクセスメモ
リ６に最下位ビットだけが修正さ扛るパリティ信号２５
として記憶される。
コーダ８鱒・ゲート付バッファ９，１０にゲート制御信
号２７を与えると、双方向データ信号１９の１ビットの
パリティ信号２６はパリティ信号２８の最下位ビットと
交換して修正されてパリティデータ信号２９が出力され
る。パリティメモリ書込み信号２４によシゲート付バッ
ファ１１のゲートを通った修正されるパリティデータ信
号２９はパリティ用スタティックランダムアクセスメモ
リ６に最下位ビットだけが修正さ扛るパリティ信号２５
として記憶される。
なお、第１図において、参照符号１５はチップセレクト
信号１３のうちＦＦＦＦ番地アドレスの指定で有効とな
るチップセレクト信号、１６は最下位から１３ビットを
まとめたアドレス信号％ １７は最上位から１３ピツト
をまとめたアドレス信号、２０はメモリ読出し信号、２
７は下位アドレスデコーダ８でデコードされるゲート制
御信号である。
信号１３のうちＦＦＦＦ番地アドレスの指定で有効とな
るチップセレクト信号、１６は最下位から１３ビットを
まとめたアドレス信号％ １７は最上位から１３ピツト
をまとめたアドレス信号、２０はメモリ読出し信号、２
７は下位アドレスデコーダ８でデコードされるゲート制
御信号である。
次に、あ２図において、１６ビットアドレス信号１２が
“Ｏｌでくると、ただちに有効なチップセレクト信号１
４が出力される。続いて双方向データ信号１９がくると
、ただちに該双方向データ信号１９のパリティ信号２６
（第１図に図示）が出力される。メモリ書込み信号２１
の立上がり点大でパリティメモリ読出し信号２３か出力
されると、パリティ信号群２５ａがパリティ用スタティ
ックランダムアクセスメモリ６（第１図に図示）から読
み出されて方形波クロック信号２２の立上がシ点Ｂの書
込み開始指定によシ保持回路７（第１図に図示）に保持
され、読出しパリティ保持信号群２８ｂを出力し、有効
だったパリティメモリ読出し信号２３を無効にするとと
もにパリティメモリ書込み信号２４を有効にし、読出し
パリティ保持信号群２８Ｉ〕の最下位ビットに前記パリ
ティ信号２６を挿入し″？′ｌ曹込みパリティ信号群２
５ｂに出力する。パリティメモリｓ込み信号２４によｐ
この修正される畳込みパリティ信号群２５ｂを前記パリ
ティ用スタティックランダムアクセスメモリ６に誉き込
み、続いて方形波クロック信号２２の立上がυ点Ｃの書
込み完了指定に、ｌ：ｊｓｌパリティメモリ書込み信号
２４を無効にり、てデータパリティの記憶を終了する。
“Ｏｌでくると、ただちに有効なチップセレクト信号１
４が出力される。続いて双方向データ信号１９がくると
、ただちに該双方向データ信号１９のパリティ信号２６
（第１図に図示）が出力される。メモリ書込み信号２１
の立上がり点大でパリティメモリ読出し信号２３か出力
されると、パリティ信号群２５ａがパリティ用スタティ
ックランダムアクセスメモリ６（第１図に図示）から読
み出されて方形波クロック信号２２の立上がシ点Ｂの書
込み開始指定によシ保持回路７（第１図に図示）に保持
され、読出しパリティ保持信号群２８ｂを出力し、有効
だったパリティメモリ読出し信号２３を無効にするとと
もにパリティメモリ書込み信号２４を有効にし、読出し
パリティ保持信号群２８Ｉ〕の最下位ビットに前記パリ
ティ信号２６を挿入し″？′ｌ曹込みパリティ信号群２
５ｂに出力する。パリティメモリｓ込み信号２４によｐ
この修正される畳込みパリティ信号群２５ｂを前記パリ
ティ用スタティックランダムアクセスメモリ６に誉き込
み、続いて方形波クロック信号２２の立上がυ点Ｃの書
込み完了指定に、ｌ：ｊｓｌパリティメモリ書込み信号
２４を無効にり、てデータパリティの記憶を終了する。
次に、第３図は６４キロバイト・容量のデ・−夕月スタ
テイックランダムアクセスメモリ（以下ＤＲＡＭ）３０
の各アドレスのバイトデータを８キロバイト容量のパリ
ティ用スタティックランダムアクセスメモリ（以下ＰＲ
ＡＭ）３１に写像ゴる例を示している。すなわち、ＤＲ
ＡＭ３０のアドレス０のバイトデ・−夕のパリティをＰ
ＲＡＭ３１のアドレスＯの最下位ビットに写像し、ＤＲ
ＡＭ３０のアドレス１，２．〜７のバイトデータのパリ
ティをそれぞれ順次ＰＲＡＭ３１のアドレス０の第２番
目。
テイックランダムアクセスメモリ（以下ＤＲＡＭ）３０
の各アドレスのバイトデータを８キロバイト容量のパリ
ティ用スタティックランダムアクセスメモリ（以下ＰＲ
ＡＭ）３１に写像ゴる例を示している。すなわち、ＤＲ
ＡＭ３０のアドレス０のバイトデ・−夕のパリティをＰ
ＲＡＭ３１のアドレスＯの最下位ビットに写像し、ＤＲ
ＡＭ３０のアドレス１，２．〜７のバイトデータのパリ
ティをそれぞれ順次ＰＲＡＭ３１のアドレス０の第２番
目。
第３番目７〜最上位ビットに写像し、以下同様に順次写
像し、ＤＲＡＭ３０のアドレスＦＦＦＦのバこのように
して、ＤＲＡＭ３０の６４キロバイトの全パリティをＰ
ＲＡＭ３１の８キロバイトの全ビットに１対１に写像し
てＰＲＡＭ３１に記憶させる。
像し、ＤＲＡＭ３０のアドレスＦＦＦＦのバこのように
して、ＤＲＡＭ３０の６４キロバイトの全パリティをＰ
ＲＡＭ３１の８キロバイトの全ビットに１対１に写像し
てＰＲＡＭ３１に記憶させる。
以上説明したように本発明ね１、データ用スタティック
ランダムアクセスメモリのバイトデータの全パリティを
パリティ用スタティックランダムアクセスメモリのビッ
トに１対１に対応させて写像し記憶させることによυ、
データパリティ用ランダムアクセスメモリの数量を削減
し、さらにランダムアクセスメモリの容量に対する実装
密度を増加させ得るので、ハードウェア価格を低減でき
る効果かある。
ランダムアクセスメモリのバイトデータの全パリティを
パリティ用スタティックランダムアクセスメモリのビッ
トに１対１に対応させて写像し記憶させることによυ、
データパリティ用ランダムアクセスメモリの数量を削減
し、さらにランダムアクセスメモリの容量に対する実装
密度を増加させ得るので、ハードウェア価格を低減でき
る効果かある。
第１図は本発明のデータパリティ記憶方式の一実施例を
示すブロック図、第２図は第１図におけるパリティビッ
ト記憶動作例を示すタイムチャート、第３図は第１図に
おり゛るデータパリティの写像例を示す図である。
示すブロック図、第２図は第１図におけるパリティビッ
ト記憶動作例を示すタイムチャート、第３図は第１図に
おり゛るデータパリティの写像例を示す図である。
Claims (1)
- １つのアドレスに複数ビットを含みデータパリティを記
憶するパリティ用ランダムアクセスメモリと、データを
記憶するデータ用ランダムアクセスメモリのあるアドレ
スのデータパリティを前記パリティ用ランダムアクセス
メモリのある１ビットに１対１に写像する手段と、前記
パリティ用ランダムアクセスメモリのあるアドレスの複
数ビットすべてに前記データパリティを割れ当てる手段
と、１ビットパリティと同一アドレスの他のパリティビ
ットを保護しなから該１ビットパリティを前記パリティ
用ランダムアクセスメモリに記憶する手段とを備えるこ
とを特徴とするデータパリティ記憶方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60138732A JPS61296438A (ja) | 1985-06-25 | 1985-06-25 | デ−タパリテイ記憶方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60138732A JPS61296438A (ja) | 1985-06-25 | 1985-06-25 | デ−タパリテイ記憶方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61296438A true JPS61296438A (ja) | 1986-12-27 |
Family
ID=15228869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60138732A Pending JPS61296438A (ja) | 1985-06-25 | 1985-06-25 | デ−タパリテイ記憶方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61296438A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02226433A (ja) * | 1989-02-28 | 1990-09-10 | Fuji Facom Corp | 奇偶検査方式 |
-
1985
- 1985-06-25 JP JP60138732A patent/JPS61296438A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02226433A (ja) * | 1989-02-28 | 1990-09-10 | Fuji Facom Corp | 奇偶検査方式 |
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