JPS6170750A - 集積回路の製造方法 - Google Patents
集積回路の製造方法Info
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- JPS6170750A JPS6170750A JP59191800A JP19180084A JPS6170750A JP S6170750 A JPS6170750 A JP S6170750A JP 59191800 A JP59191800 A JP 59191800A JP 19180084 A JP19180084 A JP 19180084A JP S6170750 A JPS6170750 A JP S6170750A
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- JP
- Japan
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- impurity
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/10—Integrated devices
- H10F39/103—Integrated devices the at least one element covered by H10F30/00 having potential barriers, e.g. integrated devices comprising photodiodes or phototransistors
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- Light Receiving Elements (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は受光素子を有する集積回路の製造方法に関する
ものである。
ものである。
第２図に従来のフォトダイオードを有する集積回路の一
例を示す、Ｐ型半導体基板１上にＮ型エピタキシャル層
２が形成されている。そしてこのＮ型エピタキシャル層
２はＰ型アイツレジョン領域３により個々の機能素子ご
とく分離されている。
例を示す、Ｐ型半導体基板１上にＮ型エピタキシャル層
２が形成されている。そしてこのＮ型エピタキシャル層
２はＰ型アイツレジョン領域３により個々の機能素子ご
とく分離されている。
その分離されたＮ型エピタキシャル層２ａと、基板１と
の間のＰＮ接合を利用したフォトダイオード１０が形成
されている。このフォトダイオード１０Ｋａカソード電
極５ａ、及びアノード電極５ｂが接続されている。
の間のＰＮ接合を利用したフォトダイオード１０が形成
されている。このフォトダイオード１０Ｋａカソード電
極５ａ、及びアノード電極５ｂが接続されている。
そしてこのフォトダイオード１０に隣接するＮ型エピタ
キシャル層２ｂ内にバイポーラトランジスタが形成され
ておシ、このエピタキシャル層２ｂはコレクタとして利
用される。ここで６はペース、エミッタ７及びコレクタ
２ｂに夫々接続された電極である。なおＮ型エピタキシ
ャル層２の電極形成部を除く表面は絶縁膜４で被覆され
ている。
キシャル層２ｂ内にバイポーラトランジスタが形成され
ておシ、このエピタキシャル層２ｂはコレクタとして利
用される。ここで６はペース、エミッタ７及びコレクタ
２ｂに夫々接続された電極である。なおＮ型エピタキシ
ャル層２の電極形成部を除く表面は絶縁膜４で被覆され
ている。
このような従来の集積回路におけるフォトダイオード１
０の応答性（動作速度）は十分なものではなく、この応
答性の改善（呻作速度の向上）が望まれている。この応
答性はＮ型エピタキシャル層２ａとＰ型半導体基板１と
の接合面における接合容量に依存している。このため応
答性を改善するためには、この接合容ｆ１＆：小さくす
る必要がある。
０の応答性（動作速度）は十分なものではなく、この応
答性の改善（呻作速度の向上）が望まれている。この応
答性はＮ型エピタキシャル層２ａとＰ型半導体基板１と
の接合面における接合容量に依存している。このため応
答性を改善するためには、この接合容ｆ１＆：小さくす
る必要がある。
この接合容ｉｔ小さくする方法として、次の２つの方法
が考えられる。
が考えられる。
（１）Ｐ型半導体基板１．！−Ｎ型エピタキシャル層２
ａとの接合面積を小さくする。
ａとの接合面積を小さくする。
（２）Ｐ型半導体基板１とＮ型エピタキシャル層２ａの
両方か、またはどちらか一方の不純物濃度を低くする。
両方か、またはどちらか一方の不純物濃度を低くする。
しかし、前記（１）の方法の場合、このフォトダイオー
ドの受光面積が小さくなり受光感度を減少することにな
り好ましくない。
ドの受光面積が小さくなり受光感度を減少することにな
り好ましくない。
また、ＰＮＮ接合アイソレージノンよる集積回路では半
導体基板を通じての漏れ電流は完全には防止できない九
め、前記（２）の方法の鳩舎、Ｐ型半導体基板１の不純
物濃度を下げるとこの基板１の抵抗値が大きくなシ漏れ
電流による内部電圧降下が大きくなる。従って漏れ電流
の生じた部分における基板内部電位が不必要に高くなシ
近くの素子へ不所望なバイアスを与えその素子を誤動作
させるなどの悪影響を与える。
導体基板を通じての漏れ電流は完全には防止できない九
め、前記（２）の方法の鳩舎、Ｐ型半導体基板１の不純
物濃度を下げるとこの基板１の抵抗値が大きくなシ漏れ
電流による内部電圧降下が大きくなる。従って漏れ電流
の生じた部分における基板内部電位が不必要に高くなシ
近くの素子へ不所望なバイアスを与えその素子を誤動作
させるなどの悪影響を与える。
またエピタキシャル層２ａ及び２ｂはその製造過″穆に
おいて共通のＮ型エピタキシャル層２の形成によって得
られるものであり、エピタキシャル！＠２ａの不純物濃
度ギ下げるためにはＮ型エビタ卓シャル層２全体の濃度
を下げなければなちない。
おいて共通のＮ型エピタキシャル層２の形成によって得
られるものであり、エピタキシャル！＠２ａの不純物濃
度ギ下げるためにはＮ型エビタ卓シャル層２全体の濃度
を下げなければなちない。
従ってこのようにすると、集積回路上の他の機能素子１
例えば第２図中のトランジスタのコレクタとなるエピタ
キシャル／Ｐｉ２ｂの抵抗値が大きくなる。そのためエ
ミッタ７−コレクタ２ｂ間の飽和電圧Ｖａｖ、（ＳＥＴ
）が大きくなり増幅率が低下するといった性能悪化が生
じる。
例えば第２図中のトランジスタのコレクタとなるエピタ
キシャル／Ｐｉ２ｂの抵抗値が大きくなる。そのためエ
ミッタ７−コレクタ２ｂ間の飽和電圧Ｖａｖ、（ＳＥＴ
）が大きくなり増幅率が低下するといった性能悪化が生
じる。
また個別受光素子では、第３図に示すようなＰＩＮフォ
トダイオードがある。
トダイオードがある。
これはＶＧウェファ１３、つまり高１７Ｊ１１１−Ｎ
基板に低濃度Ｎ’Ｊをエピタキシャル法（気相成長法
）により形成したウェファを用いて、その低濃度Ｎ一層
の上に２層１４を形成したＰＩＮ接合型のフォトダイオ
ードである。しかし、 このようなりＧウェファを集積
回路の製造に適用することは一般に不可能であシ、これ
までにこのようなＰＩＮ接合型のフォトダイオードを内
蔵した集積回路は実現していない。
基板に低濃度Ｎ’Ｊをエピタキシャル法（気相成長法
）により形成したウェファを用いて、その低濃度Ｎ一層
の上に２層１４を形成したＰＩＮ接合型のフォトダイオ
ードである。しかし、 このようなりＧウェファを集積
回路の製造に適用することは一般に不可能であシ、これ
までにこのようなＰＩＮ接合型のフォトダイオードを内
蔵した集積回路は実現していない。
本発明は上記従来の問題点を解決し、フォトダイオード
の受光感度を減少すること々く、かつ他の素子部の特性
が悪化することなく、フォトダイオードの応答性（動作
速Ｖ）を向上させる集積回路の展進方法を提供すること
を目的とする。
の受光感度を減少すること々く、かつ他の素子部の特性
が悪化することなく、フォトダイオードの応答性（動作
速Ｖ）を向上させる集積回路の展進方法を提供すること
を目的とする。
本発明は上記目的を達成するための、第１導電型半導体
基板の受光素子形成予定領域に、低濃度不純物領域を形
成する工程と、前記予定領域を含む半導体基板表面に第
２４電型エピタキシヤル層を形成する工程と、前記予定
領域を囲んで前記低１度不純物領域に到達して前記エピ
タキシャル層のうち受光素子用の第１エピタキシャル層
を区画する第１アイソレージ百ン領域及び、前記基板に
到達して他の機能素子用の第２エピタキシャル層を区画
する＠２アイソレーシッン領域を形成する工程とを具備
し、前記第１エピタキシャル層と前記低濃度不純物領域
との間のＰＮ接合を用いて形成される受光素子がこの不
純物領域の不純物濃度に依存してその応答速度がコント
ロールされていることを特徴とする集積回路の製造方法
である。
基板の受光素子形成予定領域に、低濃度不純物領域を形
成する工程と、前記予定領域を含む半導体基板表面に第
２４電型エピタキシヤル層を形成する工程と、前記予定
領域を囲んで前記低１度不純物領域に到達して前記エピ
タキシャル層のうち受光素子用の第１エピタキシャル層
を区画する第１アイソレージ百ン領域及び、前記基板に
到達して他の機能素子用の第２エピタキシャル層を区画
する＠２アイソレーシッン領域を形成する工程とを具備
し、前記第１エピタキシャル層と前記低濃度不純物領域
との間のＰＮ接合を用いて形成される受光素子がこの不
純物領域の不純物濃度に依存してその応答速度がコント
ロールされていることを特徴とする集積回路の製造方法
である。
本発明の一実施例ｔ−第１図を用いて説明する。
：ｇ１工穆、Ｐ型半導体基板（第１導を型半導体基板）
ｌの受光素子形成予定領域にＮ型不純物（リン）を、こ
の基板の不純物濃度より低ｅ４度にイオ、 ン注入し
Ｐ−ＩＮ （低濃度不純物領域）９を形成する。
ｌの受光素子形成予定領域にＮ型不純物（リン）を、こ
の基板の不純物濃度より低ｅ４度にイオ、 ン注入し
Ｐ−ＩＮ （低濃度不純物領域）９を形成する。
（第１図ａ参照）
第２工穆、該基板ｌの他の機能素子形成予定領域にＮ型
不純物（リン）を拡散させＮ＋埋込層１１をよ＃）Ｎ型
エピタキシャル層２を形成する。（第１図す参照） 第３工程、Ｎ型エピタキシャル層２にＳｉＯ□絶縁膜４
ｔ−マスクとして用い、Ｐ型不純物の熱選択拡散により
アイソレージ冒ン領域３を形成し、このＮ型エピタキシ
ャル層２を島状のエピタキシャル層成されている。この
分離されたＮ型エピタキシャル層２ａと該Ｆ″層９とで
受光素子のＰＮ接合が形 −成される。ここで受光素子
１０を囲むアイソレーシヲン領域３ｅを第１アイソレー
シヨン領域とし他の機能素子を区画する領域３ｆを第２
フイソレーシ・・領域とする。（第ｉ図？参照）第４工
程、分離され７ｊＮ型工ピタキシヤル層２ｂに他の機能
素子を形成する５本実施例ではエピタキシャル層２ａに
は受光素子（フォトダイオード）１０が形成され、エピ
タキシャル層２ ｂ Ｋ ハト５ンジスタ１５が形成さ
れる。このトランジスタ１５はエピタキシャルＱ２ｂ’
（５コレクタ用として用い、このＩＦｉ ２ ｂに順次
ペース拡散及びエミッタ歴数を始して２層（ペース領域
）６．Ｎ層（エミッタ領域）７を形成することにより得
られる。その後各り子に対する電極が形成される。そし
て５ａ及び５ｂは受光素子（フォトダイオード）１０１
５ダ のカソード電入及びアノード電極であり、Ｙ亘トランジ
スタのエミッタ、ペース、コレクタ電極、４はＳ ｉ
０２絶縁膜全それぞれ示している。（第１図ｄ珍胆） このよう（でして製造された受光素子内蔵集積回路に、
Ｈ−いてＩ寸ズ極５ ａ、５ ｂ間に逆電圧を印加する
とＮ ＱエピタキシャルＩ？４２ａとＰ−［９とのＰＮ
接合面付近で空乏層が発生する。そしてＰ−Ｐ２ＯがＰ
型半導体共析に叱し低γζｉ度のため、この空乏層は従
来より浄く形成される。このため受光素子ｌ。
不純物（リン）を拡散させＮ＋埋込層１１をよ＃）Ｎ型
エピタキシャル層２を形成する。（第１図す参照） 第３工程、Ｎ型エピタキシャル層２にＳｉＯ□絶縁膜４
ｔ−マスクとして用い、Ｐ型不純物の熱選択拡散により
アイソレージ冒ン領域３を形成し、このＮ型エピタキシ
ャル層２を島状のエピタキシャル層成されている。この
分離されたＮ型エピタキシャル層２ａと該Ｆ″層９とで
受光素子のＰＮ接合が形 −成される。ここで受光素子
１０を囲むアイソレーシヲン領域３ｅを第１アイソレー
シヨン領域とし他の機能素子を区画する領域３ｆを第２
フイソレーシ・・領域とする。（第ｉ図？参照）第４工
程、分離され７ｊＮ型工ピタキシヤル層２ｂに他の機能
素子を形成する５本実施例ではエピタキシャル層２ａに
は受光素子（フォトダイオード）１０が形成され、エピ
タキシャル層２ ｂ Ｋ ハト５ンジスタ１５が形成さ
れる。このトランジスタ１５はエピタキシャルＱ２ｂ’
（５コレクタ用として用い、このＩＦｉ ２ ｂに順次
ペース拡散及びエミッタ歴数を始して２層（ペース領域
）６．Ｎ層（エミッタ領域）７を形成することにより得
られる。その後各り子に対する電極が形成される。そし
て５ａ及び５ｂは受光素子（フォトダイオード）１０１
５ダ のカソード電入及びアノード電極であり、Ｙ亘トランジ
スタのエミッタ、ペース、コレクタ電極、４はＳ ｉ
０２絶縁膜全それぞれ示している。（第１図ｄ珍胆） このよう（でして製造された受光素子内蔵集積回路に、
Ｈ−いてＩ寸ズ極５ ａ、５ ｂ間に逆電圧を印加する
とＮ ＱエピタキシャルＩ？４２ａとＰ−［９とのＰＮ
接合面付近で空乏層が発生する。そしてＰ−Ｐ２ＯがＰ
型半導体共析に叱し低γζｉ度のため、この空乏層は従
来より浄く形成される。このため受光素子ｌ。
の接合容量は低減する。そしてこの受光素子１０へ光を
入射すると、光の強弱に比例した強さの逆電流が出力さ
れろ、このときの応答法ｉｔｒは以下の式で表すこ七が
できる。
入射すると、光の強弱に比例した強さの逆電流が出力さ
れろ、このときの応答法ｉｔｒは以下の式で表すこ七が
できる。
Ｃｊ： 受光素子（フォトダイオード）の接合容量Ｒ５
： 受光素子の内部直列抵抗 几Ｌ： 負荷抵抗 よってこの式からもわかるように接合容量Ｃｊが低減す
ると応答速度ｔｒは速くなる。
： 受光素子の内部直列抵抗 几Ｌ： 負荷抵抗 よってこの式からもわかるように接合容量Ｃｊが低減す
ると応答速度ｔｒは速くなる。
また、このような集積回路の製造工程において、半導体
基板１表面の受光素子形成予定領域に、予め半導体基板
と同一導電型でこの基板よりも低濃度の不純物領域９を
形成する工程を取り入れているために１この不純物領域
９の濃度コントロールにより受光素子１０の応答速度を
適宜定めることができる。従って受光素子１０のこの不
純物領域９との間でＰＮ接合を形成するための隣接層即
ちエピタキシャルｊ？・７２ ａの形成に格別な制約が
ないため、トランジスタ１５の動作特性要求に応じてそ
のコレクタとなるエピタキシャル層２ｂに要求された条
件従って形成されたエピタキシャル層２が各層２ａ及び
２ｂＫ共通に利用できる。また前記不純物領域９により
受光素子の応答速度が定められ得るから、受光素子面積
を大きくしてその応答速度を速くでき、受光感度を向上
できる。更に、応答速度を速ぐするために半導体基板１
やエピタキシャルＭ２の不＃ｇ物濃度を低くする必要が
なｈので、刈れ〜電流による基板内での不所望な高電位
分布が・防止でき受光素子以外の他の機能素子の誤動作
が防止できる。ま恵受光素子以外の機能素子１例えばト
ランジスタのコレクタ抵抗を不所望に大きくすることが
なく例えば、 ＶＣｘ（ｓａｔ）を小さく保ソる。そし
てとのよう罠受光素子及びその他の機能素子の電気的特
性を維持した状與で集積回路・の溶易な製造が行なわれ
るなどの種々の効果がある。
基板１表面の受光素子形成予定領域に、予め半導体基板
と同一導電型でこの基板よりも低濃度の不純物領域９を
形成する工程を取り入れているために１この不純物領域
９の濃度コントロールにより受光素子１０の応答速度を
適宜定めることができる。従って受光素子１０のこの不
純物領域９との間でＰＮ接合を形成するための隣接層即
ちエピタキシャルｊ？・７２ ａの形成に格別な制約が
ないため、トランジスタ１５の動作特性要求に応じてそ
のコレクタとなるエピタキシャル層２ｂに要求された条
件従って形成されたエピタキシャル層２が各層２ａ及び
２ｂＫ共通に利用できる。また前記不純物領域９により
受光素子の応答速度が定められ得るから、受光素子面積
を大きくしてその応答速度を速くでき、受光感度を向上
できる。更に、応答速度を速ぐするために半導体基板１
やエピタキシャルＭ２の不＃ｇ物濃度を低くする必要が
なｈので、刈れ〜電流による基板内での不所望な高電位
分布が・防止でき受光素子以外の他の機能素子の誤動作
が防止できる。ま恵受光素子以外の機能素子１例えばト
ランジスタのコレクタ抵抗を不所望に大きくすることが
なく例えば、 ＶＣｘ（ｓａｔ）を小さく保ソる。そし
てとのよう罠受光素子及びその他の機能素子の電気的特
性を維持した状與で集積回路・の溶易な製造が行なわれ
るなどの種々の効果がある。
上記実施例ではＰ−Ｊ低濃度不純物領域９をイオン注入
によって形成する場合のみ述べ九が、熱拡散法で形成し
ても同様の効果が得られる。まな、このｒ層９は、写真
蝕刻法により基板１に穴を形成しその中にエピタキシャ
ル法によりＰ一層９を成長させて形成してもよい。
によって形成する場合のみ述べ九が、熱拡散法で形成し
ても同様の効果が得られる。まな、このｒ層９は、写真
蝕刻法により基板１に穴を形成しその中にエピタキシャ
ル法によりＰ一層９を成長させて形成してもよい。
ま念、この低濃度不純物領域９はｒ層に代えてＮ型エピ
タキシャル−より低濃度のＮ−型層であってもよく％Ｎ
’７Ｆは該２厘基板１にＮ型不紳物をとのＰ型基板の不
純物１度より高濃度に、イオン注入するか、又は上記の
ような熱拡散するかして形成する。なお、この場合の高
濃度とは、このＮ−１ｆＱの不純物濃度がＮ型エビタキ
７ヤル層の不純物濃度を越えないまでの程度を言う。
タキシャル−より低濃度のＮ−型層であってもよく％Ｎ
’７Ｆは該２厘基板１にＮ型不紳物をとのＰ型基板の不
純物１度より高濃度に、イオン注入するか、又は上記の
ような熱拡散するかして形成する。なお、この場合の高
濃度とは、このＮ−１ｆＱの不純物濃度がＮ型エビタキ
７ヤル層の不純物濃度を越えないまでの程度を言う。
また、受光素子１０以外の鳴能素子として、バイポーラ
トランジスタ１５全図示して、述べたが、その他複数の
世態素子が他の領域に形成されてあシ、それらの礪能階
子の電気的特性も維持できることは言うまでもない。
トランジスタ１５全図示して、述べたが、その他複数の
世態素子が他の領域に形成されてあシ、それらの礪能階
子の電気的特性も維持できることは言うまでもない。
本発明によると、半導体基板上の受光素子形成予定領域
のみ、Ｉ！Ｐ夜率姿ｆＩ亭、ザｌ趨府〃承りす低一度の
領域を形成する工８を取り入れているため受光素子以外
の素子の特性を維持した状、・裏で受光素子の応答速度
を向上させることができると共にその満造が容易である
という効果がある。
のみ、Ｉ！Ｐ夜率姿ｆＩ亭、ザｌ趨府〃承りす低一度の
領域を形成する工８を取り入れているため受光素子以外
の素子の特性を維持した状、・裏で受光素子の応答速度
を向上させることができると共にその満造が容易である
という効果がある。
第１図は本発明方法の一実施例を示す工程図であり、べ
き稍回路の受光素子付近の断面図、第２図は従来の不積
回路の受光素子付近の断面図、第３図は個別受光素子（
ＰＩＮ ７オトダイオード）の断面図である。 １・・・Ｐ型半導体基板（第１４電型半導体基板）２・
・・Ｎ型エピタキシャル層（第２導電型エピタキシャル
層）３・・・アイソレーション領域（３ｅ、２に１アイ
ンレーション領域代理人 弁理士 則近ン１佑（ほか１
名）第１図
き稍回路の受光素子付近の断面図、第２図は従来の不積
回路の受光素子付近の断面図、第３図は個別受光素子（
ＰＩＮ ７オトダイオード）の断面図である。 １・・・Ｐ型半導体基板（第１４電型半導体基板）２・
・・Ｎ型エピタキシャル層（第２導電型エピタキシャル
層）３・・・アイソレーション領域（３ｅ、２に１アイ
ンレーション領域代理人 弁理士 則近ン１佑（ほか１
名）第１図
Claims (5)
- （１）第１導電型半導体基板の受光素子形成予定領域に
低濃度不純物領域を形成する工程と、前記予定領域を含
む半導体基板表面に第２導電型エピタキシャル層を形成
する工程と、前記予定領域を囲んで前記低濃度不純物領
域に到達して前記エピタキシャル層のうち受光素子用の
第１エピタキシャル層を区画する第１アイソレーシヨン
領域及び、前記基板に到達して他の機能素子用の第２エ
ピタキシャル層を区画する第２アイソレーシヨン領域を
形成する工程とを具備し、前記第１エピタキシャル層と
前記低濃度不純物領域との間のＰＮ接合を用いて形成さ
れる受光素子がこの低濃度不純物領域の不純物濃度に依
存してその応答速度がコントロールされていることを特
徴とする集積回路の製造方法。 - （２）前記低濃度不純物領域は、第１導電型であり、前
記基板よりも低濃度であることを特徴とする特許請求の
範囲第１項記載の集積回路の製造方法。 - （３）前記低濃度不純物領域は、第２導電型であり前記
エピタキシャル層よりも低濃度であることを特徴とする
特許請求の範囲第１項記載の集積回路の製造方法。 - （４）前記低濃度不純物領域は、第２導電型不純物を前
記基板の不純物濃度より低濃度にイオン注入することに
より形成することを特徴とする特許請求の範囲第２項記
載の集積回路の製造方法。 - （５）前記低濃度不純物領域は、前記エピタキシャル層
よりも低濃度な第１導電型となる程度に第２導電型不純
物を前記基板の不純物濃度より高濃度にイオン注入する
ことにより形成することを特徴とする特許請求の範囲第
３項記載の集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59191800A JPH0644617B2 (ja) | 1984-09-14 | 1984-09-14 | 集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59191800A JPH0644617B2 (ja) | 1984-09-14 | 1984-09-14 | 集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6170750A true JPS6170750A (ja) | 1986-04-11 |
| JPH0644617B2 JPH0644617B2 (ja) | 1994-06-08 |
Family
ID=16280743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59191800A Expired - Lifetime JPH0644617B2 (ja) | 1984-09-14 | 1984-09-14 | 集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644617B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61280655A (ja) * | 1985-05-14 | 1986-12-11 | Sanyo Electric Co Ltd | フオトセンサを内蔵する半導体集積回路 |
| JPS6372151A (ja) * | 1986-09-13 | 1988-04-01 | Semiconductor Res Found | 固体撮像装置及びその製造方法 |
| JPH03262167A (ja) * | 1990-03-12 | 1991-11-21 | Sharp Corp | 回路内蔵受光素子 |
-
1984
- 1984-09-14 JP JP59191800A patent/JPH0644617B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61280655A (ja) * | 1985-05-14 | 1986-12-11 | Sanyo Electric Co Ltd | フオトセンサを内蔵する半導体集積回路 |
| JPS6372151A (ja) * | 1986-09-13 | 1988-04-01 | Semiconductor Res Found | 固体撮像装置及びその製造方法 |
| JPH03262167A (ja) * | 1990-03-12 | 1991-11-21 | Sharp Corp | 回路内蔵受光素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0644617B2 (ja) | 1994-06-08 |
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