JPS617955A

JPS617955A - 記憶装置

Info

Publication number: JPS617955A
Application number: JP59128747A
Authority: JP
Inventors: Kaoru Suzuki; 薫鈴木
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1984-06-22
Filing date: 1984-06-22
Publication date: 1986-01-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は、連続アドレス空間のデータに対して並列処理
を可能とした記憶装置に関する。

〔発明の技術的背景とその問題点〕

従来、連続するアドレス空間を複数の記憶素子により構
成した記憶装置では、人、出力信号線が共通であるため
、例えばＣＰＵ　（中央処理装置）から与えられる１つ
の指定アドレスに対し上記記憶装置は１つのアドレスだ
けがアクセスされる。

しかしながら、このような１アドレス１アクセスの記憶
装置では、デジタル画像処理分野での空間フィルタ、ア
フィン変換処理等では、データの高速演算が可能であっ
たとしても要求される多数のデータをアクセスする時間
が長くかかり、データの並列処理に対応せづ、画像デｉ
り処理上問題となっていた。

〔発明の目的〕

本発明は上記事情に基いてなされたもので、その目的と
するところは、連続アドレス空間のデータに対して並列
処理を可能とした記憶装置を提供することを目的とする
。

（発明の概要〕本発明による記憶装置は、上記目的を達成するために、
連続アドレス空間が形成された複数の記憶手段と、外部
より指定された任意のアドレスに基き上記記憶手段夫々
に対応した複数のアドレスを生成するアドレス生成手段
と、このアドレス生成手段から出力される上記アドレス
夫々に基き上記記憶手段夫々をアクセスし所定の信号線
並換え処理を行なうことにより上記任意のアドレスが基
点である連続アドレスを同時アクセスするアクセス制御
手段とを具備したことを特徴とする。

〔発明の実施例〕

以下、本発明による記憶装置を第１図に示す一実施例に
従い説明する。即ち、第１図において、１は外部から制
御信号１１を受けると、その信号線がローテーションシ
フトによる並べ換えが行なわれる書込み用のバレルシフ
タであり、入力データバス群１０１から同時に入力され
る複数のデータを上記ローテーションシフトによる並べ
換えを行なった後、データバス群１０２を介して出力す
る。

２は複数のメモリ素子からなり、全体として連続アドレ
ス空間が形成されたメモリであり、外部から制御信号１
２を受けると、上記データバス群１０２を介して与えら
れる複数のデータをメモリ素子夫々に同時に書込む、又
は、書込まれている複数のデータをデータバス群１０３
に同時に読出す。メモリ２はデータの書込みに際し、制
御信号１２により、基準アドレス及びデータ数を指定さ
れた箇所に記憶し、また、上記制御信号１２の内のデー
タ書込み信号によって、データバス群１０２からの入力
データを記憶する。また、メモリ２はデータの読出しに
際し、制御信号１２により、基準アドレス及びデータ数
を指定された箇所から読出し、上記制御信号１２の内の
データ読出し信号によって、メモリ２からデータをデー
タバス群１０３に読出す。

３は外部から制御信号１３を受けると、その信号線がロ
ーテーションシフトによる並べ換えが行なわれる読出し
用のバレルシフタであり、データバス群１０３を介して
メモリ２から同時に読出される複数のデータを上記ロー
テーションシフトによる並べ換えを行なった後、出力デ
ータバス群１０４に出力する。

４は制御信号群１０５、即ち、任意のビット幅のアドレ
ス信号ＡＤ、素子選択信号ＣＥ、データ書込み信号ＷＴ
、任意のピッ１〜幅の機能選択信号ＦＣを取込み、これ
らの命令を解読して書込み用のバレルシフタ１、メモリ
２、読出し用のノ＼レルシフタ３夫々に所定の制御信号
１１．１２．１３を与えるデコーダである。ここで、上
記アドレス信号ＡＤは、連続アドレス同時アクセスにお
ける基準となるアドレスとして用いる。上記機能選択信
号ＦＣは、アクセスしたい連続アドレスの個数を指定す
るものであり、連続アドレス個数が一定の装置に適用す
る場合には必要としない。

なお、本実施例の記憶装置と外部の装置とのインターフ
ェースは、入力データバス群１０１、出力データバス群
１０４、制御信号群１０５である。

また、入力データバス群１０１、出力データバス群１０
４は複数組のデータバスで構成され、このデータバスの
ビット数は任意である。

次に、上記構成の具体例について説明する。即ち、デー
タバス数が４組であり、データバス幅ｈτ１ビットであ
り、アドレス信号が６本（６４ワード）であり、同時ア
クセスしたい連続アドレス数（以下、連続アドレスアク
セス数と称する）が１個又は、４個の場合である。以下
、アドレスを示す数は１６進表示とする。

第２図は、メモリ２の具体例であり、１６ワード×１ビ
ツトのメモリ素子２Ａ、２Ｂ、２Ｇ、２Ｄが図示の如く
接続されて連続アドレス空間６４ワード×１ビツトが構
成されている。

第１表は連続アクセスアドレス数を４個とした場合、メ
モリ２に対し外部から指定される基準アドレスと、メモ
リ素子２Ａ、２Ｂ、２Ｇ、２Ｄのアドレスとの関係を示
している。

第１表第２表はメモリ素子２Ａ、２８．２Ｇ、２Ｄのアドレス
と、これら全体により連続アドレス空間が構成されたメ
モリ２のアドレスとの関係を示したものである。

第２表数字は１６迫数表示ここで、例えば、基準アドレスを０５とし、連続アドレ
スアクセス数を４個とすると、第１表によりメモリ素子
２Ａ、２Ｂ、２Ｇ、２Ｄの夫々のアドレスとしては２．
１．１．１となり、第２表によりメモリ２に対しては０
８，０５，０６．０７のアドレスとなる。

第３図及び第４図は夫々デコーダ４の構成を示している
。即ち、第３図はイクシクルーシブオア素子Ｇ１．オア
素子Ｇ２．アンド素子Ｇ３．加算器ＦＡ１．ＦＡ２．Ｆ
Ａ３が図示の如く接続して構成され、外部から与えられ
る基準アドレスＡＤ５〜ＡＤＯに基きアドレスＡＯ３〜
ＡＯＯ，Ａ１３〜ＡＩＯ，Ａ２３〜Ａ２０．Ａ３３〜Ａ
３０（制御信号１２の一部に相当する）を生成し、それ
らをメモリ素子２Ａ、２Ｂ、２Ｇ、２Ｄに与え（又、基
準アドレスの下位２ビットＡＤＯ，ＡＤＩに、基き制−
信号Ｂ１１．８１０　（制御信号１１に相当する）を生
成し、それらを書込み用のバレルシフタ１に与え、基準
アドレスの下位２ビット八〇〇、ＡＤｌに基き制御信号
ＢＯ１，ＢＯＯ（制御信号１３に相当する）を生成し、
それらを読込み用のバレルシフタ３に与えるようにして
いる。

上記において加算器ＦＡＩ、ＦＡ２．ＦＡ３夫々は４ビ
ツト構成であって、入力２進データ列１３゜１２．１１
．Ｔｏに入力ＩＣを加えた結果を出０力データ列０３．
０２．０１．００に変換するものであり、第５図に示す
ように、半加算器ＨＡＩ。

ＨＡ２．ＨＡ３．ＨＡ４を図示の如く接続して構成され
、半加算器のキャリーを上位の半加算器の一方の入力と
して構成されている。なお、基準アドレスＡＤ５〜ＡＤ
Ｏと各メモリ素子２Ａ〜２Ｄのアドレスとの関係は上記
第１表に示したとおりである。

第４図では、ノット素子Ｇ４．Ｇ５．Ｇ６、ノア素子Ｇ
７．Ｇ８、アンド素子０９〜Ｇ１６、ノア素子Ｇ１７〜
Ｇ２０、バッファ素子Ｇ２１が図示の如く接続して構成
され、基準アドレスの下位２ビットＡＤＯ，ＡＤｌと連
続アクセスアドレス数を指定する機能選択信号ＦＣと素
子選択信号ＣＥとに基き、素子選択信号ＣＥＯ，ＣＥ１
．−ＣＥ２、ＣＦ２を生成し、それらをメモリ素子２Ａ
。

２Ｂ、２Ｃ，２Ｄ夫々に与えると共に、データ書込み信
号ＷＲをバッファしてメモリ素子２Ａ、２Ｂ、２Ｃ，２
Ｄ夫々に与えるようにしている。上記基準アドレスの下
位２ビットＡＤＯ，ＡＤｌと機能選択信号ＦＣと素子選
択信号ＧＥと素子選択信号ＣＥＯ，ＣＥ１．ＣＥ２．Ｃ
Ｆ２との関係を第３表に示す。

第３表＊）ｊ、Ｄｏｎ’ｔ　ｃａｒｅ第６図は書込み用のバレルシフタ１を示しており、ノッ
ト素子Ｇ２２．Ｇ２３、アンド素子０２４〜Ｇ４３、オ
ア素子Ｇ４４〜Ｇ４７を図示の如く接続して構成され、
第３図に示すデコーダ４からの制御信号８１０．Ｂ１１
（第１図における制御信号１３に相当する）に基きロー
テーションシフトの信号線並べ換えを行なうことにより
、図示しない入力データパス群１０１から入力した書込
み用のデータＤＴＩＯ，ＤＴＩＩ、ＤＴＩ２．ＤＴＩ３
の出力並べ替えを行なって出力データＤＩＯ，０１１，
ＤＩ２．ＤＩ３を図示しないデータバス群１０２に出力
する。第４表は基準アドレスの下位２ビツトＡＤ１．Ａ
Ｄ２と、デコーダ４からの制御信号８１１．８ＩＯと、
この書込み用のバレルシフタ１の入力、出力との関係を
示プものである。

第４表第７図は読出し用のバレルシフタ３を示しており、ノッ
ト素子Ｇ４８．Ｇ４９、アンド素子Ｇ５０〜Ｇ７０、オ
ア素子Ｇ７１〜Ｇ７４を図示の如く接続して構成され、
第３図に示すデコーダ４がらの制御信＠８００．ＢＯ１
に基きローテーションシフトの信号線並べ換えを行なう
ことにより、メ−ＥＩＪ１（７）各メ−Ｔ−！Ｊｊ１２
Ａ、２Ｂ、２Ｃ，２Ｄからデータバス群１０３を介して
読出されたデータＤＯＯ，００１，ＤＯ２，ＤＯ３（７
）並べ替えを行なっＴ出力データＤＴＯＯ，ＤＴＯｌ、
ＤＴＩ２、ＤＴＩ３を図示しない出力データバス群１゜
４に出力する。第５表は基準アドレスの下位２ピットＡ
Ｄ１．ＡＤ２と、デコーダ４がらの制御信号８０１，８
００と、この読出し用のバレルシフタ３の入力、出力と
の関係を示すものである。

第５表次に上記の如く構成された本実施例の作用について説明
する。第８図は第２図〜第７図に示す構成における制御
信号及びデータの入、出力の関係を示したものである。

即ち、デコーダ４に外部から基準アドレスＡＤ＝０５が
与えられ、連続アクセスアドレス数を示す機能選択信号
ＦＣ＝４が与えられると、デコーダ４は第１表に示すよ
うにメモリ２のメモリ素子２Ａ、２Ｂ、２Ｇ、２Ｄに２
゜１．１．１のアドレスを与える。そして、メモリ素子
２Ａのアドレス２はメモリ２のアドレス０８となり、メ
モリ素子２Ｂのアドレス１はメモリのアドレス０５とな
り、メモリ素子２Ｃのアドレス１はメモリ２のアドレス
０６となり、メモリ素子２Ｄのアドレス１はメモリ２の
アドレス０７となる。よって、メモリ２ではアドレス０
８．０５．０６．０７がアクセスされる。ここで、バレ
ルシフタ１，３によりローテーションシフトがなされこ
とにより、データバス群１０１．１０４にアドレス０５
．０６．０７．０８の順にデータがアクセスされ、書込
み及び読出しが可能となる。

以上述べたように本実施例では、１組のデータを任意の
アドレス領域に書込むことも、任意のアドレス領域から
読出すことも可能となる。また、４組のデータを任意ア
ドレスをｍ＊とする連続した４個のアドレス空間に書込
むことも、任意アドレスを基準とする連続した４個のア
ドレス空間から読出すことも可能となる。

よって、本実施例の装置を、デジタル画像処理分野での
空間フィルタ、アフィン変換処理等で用いれば、多数の
データを短時間でアクセスできるのでデータの並列処理
に、対して極めて有利となる。

また、本実施例の装置を、データ圧縮処理のようにデー
タ長の異なる種々のデータを一定のデータ幅のメモリに
読み書きするような場合に適用しても極めて有利となる
。

本発明は上記実施例に限定されるものではなく、入出力
データパスの組数、バス幅、メモリの容量、連続アクセ
スアドレス数の最大値、その個数の選択機能は種々変更
及び拡張が可能である。また、上記実施例では書込み用
のバレルシフタ１及び読出し用のバレルシフタ３とを設
け、書込みと読出しとが行なえる構成としたが、いずれ
か一方が行なわれる構成としてもよい。この他に本発明
の要旨を逸脱しない範囲で種々変形して実施できる。

〔発明の効果〕

以上述べたように本発明によれば、連続アドレス空間が
形成された複数の記憶手段と、外部より指定された任意
のアドレスに基き上記記憶手段夫々に対応した複数のア
ドレスを生成するアドレス生成手段と、このアドレス生
成手段から出力される上記アドレス夫々に基き上記記憶
手段夫々をアクセスし所定の信号線並換え処理を行なう
ことにより上記任意のアドレスが基点である連続アドレ
スを同時アクセスするアクセス制御手段とを具備したの
で、連続アドレス空間のデータに対して並列処理を可能
とした記憶装置が提供できる。

【図面の簡単な説明】

第１図は本発明による記憶装置の一実施例を示すブロッ
ク図、第２図は同実施例におけるメモリの詳細な回路図
、第３図及び第４図は夫々同実施例におけるデコーダの
詳細な回路図、第５図番よ第３図における全加算器の詳
細な回路図、第６図番よ同実施例における書込み用のバ
レルシフタの詳細１．３・・・バレルシフタ、２・・・
メモリ、４・・・デコーダ。出願人代理人　弁理士　鈴江武彦第１図第３図第４１．」第５図氾６図０．　　　　５　　　　　　（：ｉ　　　　　　　ｉ）
第７図

Claims

【特許請求の範囲】

　連続アドレス空間が形成された複数の記憶手段と、外
部より指定された任意のアドレスに基き上記記憶手段夫
々に対応した複数のアドレスを生成するアドレス生成手
段と、このアドレス生成手段から出力される上記アドレ
ス夫々に基き上記記憶手段夫々をアクセスし所定の信号
線並換え処理を行なうことにより上記任意のアドレスが
基点である連続アドレスを同時アクセスするアクセス制
御手段とを具備したことを特徴とする記憶装置。