JPS6190266A - 数字の連続した対の予め定められた数の積を合計するための装置および方法 - Google Patents
数字の連続した対の予め定められた数の積を合計するための装置および方法Info
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- JPS6190266A JPS6190266A JP60221115A JP22111585A JPS6190266A JP S6190266 A JPS6190266 A JP S6190266A JP 60221115 A JP60221115 A JP 60221115A JP 22111585 A JP22111585 A JP 22111585A JP S6190266 A JPS6190266 A JP S6190266A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
立1と包I−
この発明は一般に演算装置に関し、特に数字の連続し・
た対の予め定められた数の積の合計を与えるための装置
に関する。
た対の予め定められた数の積の合計を与えるための装置
に関する。
1L乱」
本出願は1984年9月27日に本出願人によって出願
された係屈中の出願、°°共通正規化、四捨五入および
指数装置を共有する浮動小数点加京/減算および乗算ア
センブリ″に関連して33す、かつ本願の代理人に委任
されている。本願と上述の出願との間の関係は、上述の
出願において開示されている加算および乗算をするため
に用いられる十分に組合わせ的な演鋒装置は好ましくは
、必ずしも必要ではないが、本発明の好ましい実施例に
おいて用いられる。
された係屈中の出願、°°共通正規化、四捨五入および
指数装置を共有する浮動小数点加京/減算および乗算ア
センブリ″に関連して33す、かつ本願の代理人に委任
されている。本願と上述の出願との間の関係は、上述の
出願において開示されている加算および乗算をするため
に用いられる十分に組合わせ的な演鋒装置は好ましくは
、必ずしも必要ではないが、本発明の好ましい実施例に
おいて用いられる。
11え九丸几1
連続した対をなt数字の積の合t1は以下の一般的な数
学的表現によって与えられる。
学的表現によって与えられる。
ΣA+ X+ =Ao Xo + A+ X
+ −At Xs 。
+ −At Xs 。
tri シには予め定められた整数である。
一般に上述の数学的表現は連続的に掛舜を行なってその
結果jqられた積を合計することによって解かれる。
結果jqられた積を合計することによって解かれる。
従来、複数個の連続した掛算によって得られる積の合計
を与えるための方法および装置は、掛算および合計演算
を行なうために個々独立のアセンブリを必要としていた
。たとえば、乗算器と加算器とを設けるのが通例であっ
た。乗降器は、掛算されるべき1対の数を受けるための
1対の入力端子と、その結果得られた積を与えるための
1個の出力とを備えていた。加算器は、1対の入力と。
を与えるための方法および装置は、掛算および合計演算
を行なうために個々独立のアセンブリを必要としていた
。たとえば、乗算器と加算器とを設けるのが通例であっ
た。乗降器は、掛算されるべき1対の数を受けるための
1対の入力端子と、その結果得られた積を与えるための
1個の出力とを備えていた。加算器は、1対の入力と。
1個の出力と、1個の入力と1個の出力とを有するアキ
ュムレータレジスタとを備えていた。乗算器の出力は加
算器の入力の一方に結合され、レジスタの入力は加算器
の出力に結合され、かつレジスタの出力は加算器の入力
の使方に結合されていた。
ュムレータレジスタとを備えていた。乗算器の出力は加
算器の入力の一方に結合され、レジスタの入力は加算器
の出力に結合され、かつレジスタの出力は加算器の入力
の使方に結合されていた。
用いる場合には、掛算されるべき1対の数字は乗算器入
力に与えられ1.f!算器の出力に現われるその結果得
られた積は加算器の入力の一方へ与えられた。加算器へ
の第2の入力はアキュムレータレジスタの出力からt”
3られる。加算器は次にその入力を加算し、その合計は
アキュムレータレジスタに記憶され次の加算動作のため
に用いられる。
力に与えられ1.f!算器の出力に現われるその結果得
られた積は加算器の入力の一方へ与えられた。加算器へ
の第2の入力はアキュムレータレジスタの出力からt”
3られる。加算器は次にその入力を加算し、その合計は
アキュムレータレジスタに記憶され次の加算動作のため
に用いられる。
一般に、上述のような、連続した乗降および加算が可能
な従来知られている油管装置は、加算するために外部か
ら再入力されるべき乗降の結果を必要としていたか、ま
たは、命令された演算を実行するための十分な内部能力
を備える汎用の装置と異なり、その用途が乗降および合
計演算に制限されるように回路接続がされていた。
な従来知られている油管装置は、加算するために外部か
ら再入力されるべき乗降の結果を必要としていたか、ま
たは、命令された演算を実行するための十分な内部能力
を備える汎用の装置と異なり、その用途が乗降および合
計演算に制限されるように回路接続がされていた。
丸lへ11
上述の観点において、この発明の主たる目的は、数字の
連続しlζ対の予め定められた故の積を乗いし合計する
ための新規な方法および装置を提供することである。
連続しlζ対の予め定められた故の積を乗いし合計する
ための新規な方法および装置を提供することである。
この発明の他の目的は、乗算しかつ数字の連続した対の
予め定められた数の積を合計するための完全な内部能力
を備える装置を含む上述のような方法および装置を提供
することである。
予め定められた数の積を合計するための完全な内部能力
を備える装置を含む上述のような方法および装置を提供
することである。
上述の目的に従って、2つの数字を加算しかつ乗算する
ために1対の入力と1個の出力とを付し、かつ、それぞ
れのOff記入力の各々に結合される第1および第2の
レジスタならびに第1および第2のマルチプレクサと、
前記出力に結合される第3のレジスタとを有する演算装
置を提供する。
ために1対の入力と1個の出力とを付し、かつ、それぞ
れのOff記入力の各々に結合される第1および第2の
レジスタならびに第1および第2のマルチプレクサと、
前記出力に結合される第3のレジスタとを有する演算装
置を提供する。
動作時においては、第1および第2のレジスタと第1お
よび第2のマルチプレクサを用いることにより、1対の
数字が乗算され、それらの積は第3のレジスタ内に記憶
される。その後に、別の対の数字が乗降され第2のレジ
スタ内に記憶される。
よび第2のマルチプレクサを用いることにより、1対の
数字が乗算され、それらの積は第3のレジスタ内に記憶
される。その後に、別の対の数字が乗降され第2のレジ
スタ内に記憶される。
第2の積が第2のレジスタ内に記憶された後、第2およ
び第3のレジスタ内に記憶された積は加算されそれらの
合計が第3のレジスタ内に記憶される。数字の第1の2
つの対の積の合計が第3のレジスタ内に記憶され”だ後
、第1および第2のレジスタと第1および第2のマルチ
プレクサを選択的に用いることにより、予め定められた
数の付加される数字の対が乗算される。各々の爪弾の積
は第2のレジスタ内に記憶され、かつ各々のこのよう
・な記憶の後、第3のレジスタの内容に加算され、それ
により前記予め定められた数字の対の故か乗算された後
筒3のレジスタはその積の合計を内包している。
び第3のレジスタ内に記憶された積は加算されそれらの
合計が第3のレジスタ内に記憶される。数字の第1の2
つの対の積の合計が第3のレジスタ内に記憶され”だ後
、第1および第2のレジスタと第1および第2のマルチ
プレクサを選択的に用いることにより、予め定められた
数の付加される数字の対が乗算される。各々の爪弾の積
は第2のレジスタ内に記憶され、かつ各々のこのよう
・な記憶の後、第3のレジスタの内容に加算され、それ
により前記予め定められた数字の対の故か乗算された後
筒3のレジスタはその積の合計を内包している。
この発明の上述および他の目的、特徴J5よび刊゛点は
添付図面を用いて行なう詳細な説明から明らかとなろう
。
添付図面を用いて行なう詳細な説明から明らかとなろう
。
明の詳 な説明
第1図を参照して、この発明に従った参照番号1として
示される演算装置が与えられている。装置1内には、演
算ユニット2.第1のレジスタ3゜第2のレジスタ4お
よび第3のレジスタ5.第1のマルチプレクサ6および
第2のマルチプレクサ7が設けられている。
示される演算装置が与えられている。装置1内には、演
算ユニット2.第1のレジスタ3゜第2のレジスタ4お
よび第3のレジスタ5.第1のマルチプレクサ6および
第2のマルチプレクサ7が設けられている。
演算装置2において、1対の数字を選択的に加算および
乗算するための回路が設けられており、Rで示される第
1の入力は入力mioに結合され、Sで示される第2の
入力は入力線11に結合される、Fで示される出力は出
力$5112に結合される。
乗算するための回路が設けられており、Rで示される第
1の入力は入力mioに結合され、Sで示される第2の
入力は入力線11に結合される、Fで示される出力は出
力$5112に結合される。
またadd /mul’tとして示される制御信号入力
は制御信号入力線13に結合される。
は制御信号入力線13に結合される。
またREG Aとして示されるレジスタ3においては
、第1の数字A、を受けるために入力線15に結合され
る入力と、出力線16に結合される出力とが設けられる
。数字A1は複数個の数字A。、A、・・・AKのうち
の1個を表わす。但しKは予め定められた整数である。
、第1の数字A、を受けるために入力線15に結合され
る入力と、出力線16に結合される出力とが設けられる
。数字A1は複数個の数字A。、A、・・・AKのうち
の1個を表わす。但しKは予め定められた整数である。
またREG Sとして示されるレジスタ4においては
、入力線17に結合される入力と、演Q装置2の入力線
11に結合される出力とが設けられる。
、入力線17に結合される入力と、演Q装置2の入力線
11に結合される出力とが設けられる。
またREG Fとして示されるレジスータ5において
は、演算装置62の出力線12に結合される入力と、出
力線20に結合される出力とが設けられる。
は、演算装置62の出力線12に結合される入力と、出
力線20に結合される出力とが設けられる。
またR MILIXとして示されるマルチプレクサ6
は線16によってレジスタ3の出力に結合される第1の
入力と、線20によってレジスタ5の出力に結合される
第2の入力と、演京に置2の第1の入力Rに入力線10
によって結合される出力と、制御信号ORを制御信号入
力線21によって受()るための制御信号入力とが設け
られる。
は線16によってレジスタ3の出力に結合される第1の
入力と、線20によってレジスタ5の出力に結合される
第2の入力と、演京に置2の第1の入力Rに入力線10
によって結合される出力と、制御信号ORを制御信号入
力線21によって受()るための制御信号入力とが設け
られる。
マルチプレクサ7において、第2の数字X1を受けるた
めに入力線25に結合される第1の入力と、v4n装置
2の出力Fに線12に。1;つて結合される第2の入力
と、入力線17によってレジスタ4の入力に結合される
出力と、制φロ信舅入力線26上の制御信号CXを受け
るための制御13月入力とが設番プられる。数字×1は
複数周の数字X、J。
めに入力線25に結合される第1の入力と、v4n装置
2の出力Fに線12に。1;つて結合される第2の入力
と、入力線17によってレジスタ4の入力に結合される
出力と、制φロ信舅入力線26上の制御信号CXを受け
るための制御13月入力とが設番プられる。数字×1は
複数周の数字X、J。
×1・・・X、のうちの1個を示す。但しKは−L述の
A1にryj連する整数と等しい予め定められた整数で
ある。
A1にryj連する整数と等しい予め定められた整数で
ある。
動作時において、第1のクロックパルスとマルチプレク
サ7の入力線26に与えられる制御信号CXとに応答し
て、第1の対の数字△。およびX。がそれぞれレジスタ
3および4に転送される。
サ7の入力線26に与えられる制御信号CXとに応答し
て、第1の対の数字△。およびX。がそれぞれレジスタ
3および4に転送される。
第2のクロックパルスとマルチプレクサ6の入力線21
に与えられる制御信号CRと入力線13上で演咋装同2
に対し与えられる乗算制御信号MULTとに応答して、
レジスタ3および4の内容が乗算されかつその積がレジ
スタ5へ転送される。
に与えられる制御信号CRと入力線13上で演咋装同2
に対し与えられる乗算制御信号MULTとに応答して、
レジスタ3および4の内容が乗算されかつその積がレジ
スタ5へ転送される。
このときレジスタ5は数字A。、Xoの第1の対の積を
内包している。同時にすなわち、第2のクロックパルス
とマルチプレクサ7へ与えられる制御信号CXとに応答
して第1番目の対の数字A。
内包している。同時にすなわち、第2のクロックパルス
とマルチプレクサ7へ与えられる制御信号CXとに応答
して第1番目の対の数字A。
、Xoの積がレジスタ5内に記憶された後、第2番目の
対の数字A、、X、がそれぞれレジスタ3および4へ転
送される。
対の数字A、、X、がそれぞれレジスタ3および4へ転
送される。
第3のクロックパルスと線26上でマルチプレクサ7へ
与えられる制御信号Cxと線13上で波節装置2へ与え
られる制御信号MUL丁とに応答して、レジスタ3およ
び4の内容(At 、X+ )は乗算されその積はレジ
スタ4へ転送される。この期間の間、レジスタ5の内容
(A、、X、)はレジスタ5内に保持される。
与えられる制御信号Cxと線13上で波節装置2へ与え
られる制御信号MUL丁とに応答して、レジスタ3およ
び4の内容(At 、X+ )は乗算されその積はレジ
スタ4へ転送される。この期間の間、レジスタ5の内容
(A、、X、)はレジスタ5内に保持される。
第4番目のクロックパルスと、マルチプレクサ6に結合
されるnjlJ陣信号線21″上の制御信号CRと、演
算装置2に結合される制御、腺13上の制御信号A D
、Dとに応答して、レジスタ4cおよび5の内容が加
笥されかつその合一1がし・ジスク5内に記憶される。
されるnjlJ陣信号線21″上の制御信号CRと、演
算装置2に結合される制御、腺13上の制御信号A D
、Dとに応答して、レジスタ4cおよび5の内容が加
笥されかつその合一1がし・ジスク5内に記憶される。
このとぎ、レジスタ5は入力線15 J5よび25へ与
えられる数字の1番目の2つの対の積の合計(△a+X
o→−A、、X、)を記憶1Jる。
えられる数字の1番目の2つの対の積の合計(△a+X
o→−A、、X、)を記憶1Jる。
この後、マルチプレクサ7に結合される制i1]仁号!
26へ与えられる制御信号CXに応答して数字の第3番
目の対A2.X2がレジスタ3および4へ転送される。
26へ与えられる制御信号CXに応答して数字の第3番
目の対A2.X2がレジスタ3および4へ転送される。
数字の第3番目の対A2.X2がレジスタ3および4へ
転送された後、入力線15および25’\与えられる数
字△7.×1の対のJべての積の合計を記憶するまで、
上述のような第3.および第4のクロックパルスに応答
して実行される動1′[が繰返される。
転送された後、入力線15および25’\与えられる数
字△7.×1の対のJべての積の合計を記憶するまで、
上述のような第3.および第4のクロックパルスに応答
して実行される動1′[が繰返される。
この発明の好ましい実施例において、演gX 装置2は
本出願人の19゜80年9月27日出願の係属出願゛共
通規格化、四捨五入および指数装置を共有する浮動小数
点加算、/減算および東等アセンブリ°1において述べ
られているような完全な碩列i′n合わせ演弁装置であ
る。しかしながら、加算および乗算を行なうことができ
、かつ第1および第2の入力と、1個の出力と、加算お
よび乗算制御信号に応答して選択的にその入力に与えら
れた数字の加CI および乗のをするための制御(l信
号入力とを11する任意の適当な演算装置を用いること
ができるということも意図している。
本出願人の19゜80年9月27日出願の係属出願゛共
通規格化、四捨五入および指数装置を共有する浮動小数
点加算、/減算および東等アセンブリ°1において述べ
られているような完全な碩列i′n合わせ演弁装置であ
る。しかしながら、加算および乗算を行なうことができ
、かつ第1および第2の入力と、1個の出力と、加算お
よび乗算制御信号に応答して選択的にその入力に与えら
れた数字の加CI および乗のをするための制御(l信
号入力とを11する任意の適当な演算装置を用いること
ができるということも意図している。
好ましい実施例およびこの発明の概念的な他の実施例が
上で述べられてきたが、この発明の精神および範囲から
逸脱することな(様々な変更をそこに行なうことができ
るであろう。したがって、この発明の上述の実施例は単
にこの発明を例示す。
上で述べられてきたが、この発明の精神および範囲から
逸脱することな(様々な変更をそこに行なうことができ
るであろう。したがって、この発明の上述の実施例は単
にこの発明を例示す。
るものであると考えられるべきであり、かつこの発明の
範囲は添付の特許請求の範囲によって決定されることを
意図するものである。
範囲は添付の特許請求の範囲によって決定されることを
意図するものである。
第1図はこの発明の一実旅例である演算装置の構成を示
すブロック図である。 図において、1は演算装置、2は演算装置、3は第1の
レジスタ、4は第2のレジスタ、5は第3のレジスタ、
6+:L第1のマルチプレクサ、71J、第2のマルチ
プレクサである。 特許出願人 アドバンスト・マイクロ・ディバイシズ・
インコーボレーウッド
すブロック図である。 図において、1は演算装置、2は演算装置、3は第1の
レジスタ、4は第2のレジスタ、5は第3のレジスタ、
6+:L第1のマルチプレクサ、71J、第2のマルチ
プレクサである。 特許出願人 アドバンスト・マイクロ・ディバイシズ・
インコーボレーウッド
Claims (5)
- (1)数字の連続した対の予め定められた数の積を合計
する方法であつて、 (a)前記数字の1番目の対を第1および第2のレジス
タへそれぞれ転送するステップと、(b)前記第1およ
び前記第2のレジスタの内容を乗算し、かつその積を第
3のレジスタ内に記憶させるステップと、 (c)別の数字の対を前記第1および第2のレジスタへ
それぞれ転送するステップと、次に(d)前記第1およ
び前記第2のレジスタの内容を乗算し、その積を前記第
2のレジスタへ記憶させるステップと、次に (e)前記第3のレジスタと前記第2のレジスタの内容
を加算し、その合計を前記第3のレジスタ内に記憶させ
るステップと、次に (f)前記第3のレジスタの内容が前記数字の対のすべ
ての積の合計となるまで数字の連続した対の前記予め定
められた数の残りの対の各々に対してステップ(c)〜
(e)を繰返すステップとを備える、数字の連続した対
の予め定められた数を積を合計する方法。 - (2)数字の連続した対の予め定められた数の積を合計
するための装置であつて、 (a)前記数字の第1の対を第1および第2のレジスタ
へそれぞれ転送するための手段と、(b)前記数字の前
記第1の対が前記第1および前記第2のレジスタへ転送
された後に、前記第1および前記第2のレジスタの内容
を乗算しかつその積を第3のレジスタ内に記憶させるた
めの手段と、 (c)前記積が前記第3のレジスタへ転送された後に、
前記数字の連続した対を前記第1および前記第2のレジ
スタへ選択的に転送するための手段と、 (d)前記数字の連続した対の各々が前記第1および前
記第2のレジスタへ転送された後に、前記第1および前
記第2のレジスタの内容を乗算しかつその積を前記第2
のレジスタ内へ記憶させるための手段と、 (e)前記数字の連続した対の各々の積が前記第2のレ
ジスタ内に記憶された後に前記第3のレジスタと前記第
2のレジスタの内容を加算し、その合計を前記第3のレ
ジスタの内容が数字の前記対のすべての積の合計となる
まで前記第3のレジスタ内に記憶させるための手段とを
備える、数字の連続した対の予め定められた数の積を合
計するための装置。 - (3)数字の第1の組における各々の数字を数字の第2
の対応した組において対応して配置される数字と乗算す
ることによつて得られる積の合計を与えるための装置で
あって、 第1、第2および第3のレジスタと、 第1および第2のマルチプレクサと、 制御信号に応答して1対の数字を選択的に加算および乗
算するための手段と、 前記第1のレジスタの入力を前記数字対の各々の一方の
発生源に結合するための手段と、 前記第1のレジスタの出力を前記第1のマルチプレクサ
の第1の入力に結合するための手段と、前記第1のマル
チプレクサの出力を前記加算および乗算手段の第1の入
力に結合するための手段と、 前記加算および乗算手段の出力を前記第3のレジスタの
入力に結合するための手段と、 前記第3のレジスタの出力を前記第1のマルチプレクサ
の第2の入力に結合するための手段とを備え、前記第1
のマルチプレクサは制御信号に応答して前記第1および
前記第3のレジスタの内容を前記加算および乗算手段の
前記第1の入力へ選択的に転送するための手段を備えて
おり、 前記第2のマルチプレクサの第1の入力を前記数字対の
各々の他方の発生源に前記第2のマルチプレクサの第1
の入力を結合するための手段と、前記第2のマルチプレ
クサの出力を前記第2のレジスタの入力に結合するため
の、手段と、前記第2のレジスタの出力を前記加算およ
び乗算手段の第2の入力に結合するための手段と、前記
加算および乗算手段の出力を前記第2のマルチプレクサ
の第2の入力に結合するための手段とを備え、前記第2
のマルチプレクサは制御信号に応答して前記数字対の前
記他方および前記加算および乗算手段の出力を前記第2
のレジスタへ選択的に転送するための手段とを備えてい
る、装置。 - (4)前記手段は、 制御信号に応答して前記第1のレジスタまたは前記第3
のレジスタの内容を前記加算および乗算手段へ選択的に
転送するための第1のマルチプレクサと、 制御信号に応答して前記数字対の各々の数字の一方また
は前記加算および乗算手段の出力を前記第2のレジスタ
へ選択的に転送するための第2のマルチプレクサとを備
える、特許請求の範囲第2項記載の装置。 - (5)前記加算および乗算手段は完全に順列組合わせ方
式の加算および乗算手段を備える、特許請求の範囲第2
項記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US657563 | 1984-10-03 | ||
| US06/657,563 US4692888A (en) | 1984-10-03 | 1984-10-03 | Method and apparatus for generating and summing the products of pairs of numbers |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6190266A true JPS6190266A (ja) | 1986-05-08 |
Family
ID=24637716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60221115A Pending JPS6190266A (ja) | 1984-10-03 | 1985-10-02 | 数字の連続した対の予め定められた数の積を合計するための装置および方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4692888A (ja) |
| EP (1) | EP0180340A3 (ja) |
| JP (1) | JPS6190266A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01129359A (ja) * | 1987-11-16 | 1989-05-22 | Nec Corp | 演算器とその駆動方法 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5010509A (en) * | 1988-10-05 | 1991-04-23 | United Technologies Corporation | Accumulator for complex numbers |
| JP3228927B2 (ja) * | 1990-09-20 | 2001-11-12 | 沖電気工業株式会社 | プロセッサエレメント、プロセッシングユニット、プロセッサ、及びその演算処理方法 |
| ZA938324B (en) * | 1992-11-24 | 1994-06-07 | Qualcomm Inc | Pilot carrier dot product circuit |
| DE69325786T2 (de) * | 1992-12-04 | 2000-02-17 | Koninklijke Philips Electronics N.V., Eindhoven | Prozessor für gleichförmige Operationen auf Datenreihenfolgen in entsprechenden parallelen Datenströmen |
| US6016538A (en) * | 1993-11-30 | 2000-01-18 | Texas Instruments Incorporated | Method, apparatus and system forming the sum of data in plural equal sections of a single data word |
| US6116768A (en) * | 1993-11-30 | 2000-09-12 | Texas Instruments Incorporated | Three input arithmetic logic unit with barrel rotator |
| US5590350A (en) * | 1993-11-30 | 1996-12-31 | Texas Instruments Incorporated | Three input arithmetic logic unit with mask generator |
| US5961635A (en) * | 1993-11-30 | 1999-10-05 | Texas Instruments Incorporated | Three input arithmetic logic unit with barrel rotator and mask generator |
| US5640578A (en) * | 1993-11-30 | 1997-06-17 | Texas Instruments Incorporated | Arithmetic logic unit having plural independent sections and register storing resultant indicator bit from every section |
| US5509129A (en) * | 1993-11-30 | 1996-04-16 | Guttag; Karl M. | Long instruction word controlling plural independent processor operations |
| US5974539A (en) * | 1993-11-30 | 1999-10-26 | Texas Instruments Incorporated | Three input arithmetic logic unit with shifter and mask generator |
| US5446651A (en) * | 1993-11-30 | 1995-08-29 | Texas Instruments Incorporated | Split multiply operation |
| US5644522A (en) * | 1993-11-30 | 1997-07-01 | Texas Instruments Incorporated | Method, apparatus and system for multiply rounding using redundant coded multiply result |
| US6098163A (en) * | 1993-11-30 | 2000-08-01 | Texas Instruments Incorporated | Three input arithmetic logic unit with shifter |
| US7277540B1 (en) * | 1999-01-20 | 2007-10-02 | Kabushiki Kaisha Toshiba | Arithmetic method and apparatus and crypto processing apparatus for performing multiple types of cryptography |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3500027A (en) * | 1967-02-27 | 1970-03-10 | North American Rockwell | Computer having sum of products instruction capability |
| US3840861A (en) * | 1972-10-30 | 1974-10-08 | Amdahl Corp | Data processing system having an instruction pipeline for concurrently processing a plurality of instructions |
| US4215416A (en) * | 1978-03-22 | 1980-07-29 | Trw Inc. | Integrated multiplier-accumulator circuit with preloadable accumulator register |
| EP0042452B1 (en) * | 1980-06-24 | 1984-03-14 | International Business Machines Corporation | Signal processor computing arrangement and method of operating said arrangement |
-
1984
- 1984-10-03 US US06/657,563 patent/US4692888A/en not_active Expired - Lifetime
-
1985
- 1985-10-02 EP EP85307049A patent/EP0180340A3/en not_active Withdrawn
- 1985-10-02 JP JP60221115A patent/JPS6190266A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01129359A (ja) * | 1987-11-16 | 1989-05-22 | Nec Corp | 演算器とその駆動方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4692888A (en) | 1987-09-08 |
| EP0180340A3 (en) | 1988-07-27 |
| EP0180340A2 (en) | 1986-05-07 |
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