JPS62107499A - Ｅｅｐｒｏｍ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、ＥＥＰＲＯＭ　（エレクトリカリ・イレー
ザブル・プログラマブル・リード・オンリー・目）装置
に関するもので、例えば、その周辺回路が０ＭＯ３（相
補型ＭＯ５）回路により構成されたものに利用して有効
な技術に関するものである。

〔背景技術〕

データの電気的な書き込み及び消去が可能な半導体不揮
発性記憶素子、例えばＭＮＯＳ　（メタル・ナイトライ
ド・オイサイド・セミコンダクタ）は、比較的薄いシリ
コン酸化膜とその上に形成され比較的厚いシリコン窒化
膜（ナイトライド）との２層構造のゲート絶縁膜を持つ
絶縁ゲート電界効果トランジスタ（以下、単にＭＮＯＳ
トランジスタという）であり、記憶情報の書込みだけで
なく消去も電気的に行うことができる。ＭＮＯＳ技術は
、例えば特開昭５６−１５６３７０公報に記載されてい
る。

消去状態もしくは記憶情報が書込まれていない状態では
、Ｎチャンネル型ＭＮＯＳ）ランジスタのしきい値電圧
は負の電圧になっている。記憶情報の書込み又は消去の
ために、ゲート絶縁膜には、トンネル現象によりキャリ
アの注入が生じるような高電界が作用させられる。

上記公報に従うと、ＭＮＯＳトランジスタは、Ｎ型半導
体基板に形成されたＰ型ウェル領域に形成される。また
、周辺回路を構成するＭＯＳＦＥＴが、ＭＮＯＳ）ラン
ジスタのためのウェル領域に対して独立にされたウェル
領域に形成される。

書込み動作において、ＭＮＯ３！−ランジスタの基体ゲ
ートとしてのウェル領域には、例えばほり回路の接地電
位のＯＶが印加され、ゲートには、書き込みのための高
電圧が印加される。ソース領域及びドレイン領域には、
書込むべき情報に応じてはゾＯ■の低電圧又は書き込み
レベルの高電圧が印加される。このときＭＮＯＳトラン
ジスタのチャンネル形成領域、すなわちソース領域及び
ドレイン領域との間のシリコン領域表面には、上記ゲー
トの正の高電圧に応じてチャンネルが誘導される。この
チャンネルの電位はソース領域及びドレイン領域の電位
と等しくなる。ソース領域及びドレイン領域に上記のよ
うにＯＶの電圧が印加されるとゲート絶縁膜には上記ゲ
ートの高電圧に応じた高電界が作用する。その結果、ゲ
ート絶縁膜にはトンネル現象によりチャンネルからキャ
リアとしての電子が注入される。これによって、ＭＮＯ
Ｓのしきい値値電圧は、例えば負の電圧がら正の電圧に
変化する。

ソース領域及びドレイン領域に書き込みレベルの高電圧
が印加された場合、ゲートとチャンネルとの間の電位差
が小さい値にされる。このような小電圧差では、トンネ
ル現象による電子の注入を起こさせるには不十分となる
。そのため、ＭＮＯＳのしきい値電圧は変化しない。

また、消去の場合には；　ＭＮＯＳ　）ランジスタのゲ
ー］・にＯＶを与えながらその基体ゲートとしてのウェ
ル領域に正の高電圧を印加して、逆方向のトンネル現象
を生じしめて、キャリアとしての電子を基体ゲートに戻
すことにより行われる。

本発明者等は、ＥＥＰＲＯＭ装置を低消費電力とするた
めに、ＥＥＰＲＯＭ装置を構成する回路を０ＭＯ３（相
補型ＭＯ３）回路化することを検討した。しかしながら
、上述のように、消去のために基体ゲートに高電圧を印
加する場合、ＣＭＯ８回路の良好な動作が期待できな（
なってくる。

すなわち、０Ｍ０３回路を構成するＰチャンネルＭＯ３
ＦＥＴは、例えば上記Ｎ型半導体基板上に形成され、Ｎ
チャンネルＭＯ５ＦＥＴ及びＭＮＯＳトランジスタは、
上記Ｎ型半導体基板上に形成されたＰ型ウェル領域に形
成される。この場合、消去のために、上記のようにウェ
ル領域に正の高電位を与えるとすると、その高電位に応
じてウェル領域と半導体基板との間のＰＮ接合が順バイ
アス状態にされることになる。すなわち、ウェル電位が
正の高電位にされることによって、ＰチャンネルＭＯＳ
　Ｆ　ＥＴの基体ゲートとしての半導体基板が高い電位
にされることになる。これに応じて、ＰチャンネルＭＯ
５ＦＥＴは、上記高電圧により生じる基板効果により、
その実効的なしきい値電圧が増大することになり、通常
の信号レベルで望まれるべき動作をしなくなってしまう
。ＰＮ接合の順バイアス状態は、また、０ＭＯ３構造に
おける寄生バイポーラ型トランジスタ構造部分を活性化
させ、ラッチアップ動作の虞れを生じさせる。

〔発明の目的〕

この発明の１つの目的は、ＣＭＯＳ回路化を実現したＥ
ＥＰＲＯＭ装置を提供することにある。

この発明の他の目的は、その書き込み動作の制御を容易
にしたＥＥＰＲＯＭ装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、その表面にＣＭＯＳ回路のための一方の導電
型のＭＯＳ　Ｆ　ＥＴが形成されてなるとともに、ウェ
ル領域にＭＮＯＳトランジスタを含むメモリセルが形成
されてなる半導体基板に所定の電圧を供給するとともに
、この電圧以下の電位もしくはこの電圧に対して逆極性
にされた高電圧をＭＮＯＳ）ランジスタの基板ゲートに
加えるようにすることによってＰＮ接合の順バイアス状
態を回避しようとするものである。

〔実施例〕

第１図には、この発明の一実施例の要部回路図が示され
ている。

この実施例のＥＥＰＲＯＭ装置は、図示しないアドレス
バッファやＸデコーダＸ−ＤＣＲ及びＹデコーダＹ−Ｄ
ＣＲからなるアドレス選択回路と、このアドレス選択回
路の出力信号や制御信号に応答して書き込み／消去動作
のための電圧を形成する回路、及び上記制御信号を形成
する制御回路Ｃ０ＮＴを含んでいる。

ＥＥＰＲＯＭ装置は、特に制限されないが、外部から供
給される＋５■のような比較的低い電源電圧Ｖｃｃと、
−１２■のような負の高電圧−ｖｐｐとによって動作さ
れる。上記選択回路を構成するＸアドレスデコーダＸ−
ＤＣＲ等は、ＣＭＯＳ回路により構成される。ＣＭＯＳ
ＩｌｉｌＵ路は、＋５Ｖのような比較的低い電源電圧Ｖ
ｃｃが供給されることによって、その動作を行う。した
がって、アドレスデコーダＸ−ＤＣＲ及びＹ−ＤＣＲに
より形成される選択／非選択信号のレベルは、はｙ＋５
ｙとされ、ロウレベルは、はソ゛回路の接地電位のＯ■
にされる。

図示のＥＥＰＲＯＭ装置を構成する素子構造それ自体は
、本発明に直接関係が無いので図示しないけれども、そ
の概要は次のようにされる。

すなわち、図示の装置の全体は、Ｎ型単結晶シリコンか
ら成るような半導体基板上に形成される。

ＭＮＯＳ）ランジスタは、Ｎチャンネル型とされ、それ
は、上記半導体基板の表面に形成されたＰ型ウェル領域
もしくはＰ型半導体領域上に形成される。Ｎチャンネル
型ＭＯＳ　Ｆ　ＥＴは、同様にＰ型半導体領域上に形成
される。

Ｐチャンネル型ＭＯ３ＦＥＴは、上記半導体基板上に形
成される。

１つのメモリセルは、特に制限されないが、１つのＭＮ
ＯＳトランジスタと、それに直列接続された２つのＭＯ
Ｓ　Ｆ　ＥＴとから構成される。１つのメモリセルにお
いて、１つのＭＮＯＳトランジスタと２つ（７）ＭＯＳ
ＦＥＴは、例えばＭＮＯＳ）ランジスタのゲート電極に
対してそれぞれ２つのＭＯＳ　Ｆ　ＥＴのゲート電極の
一部がオーバーラツプされるようないわゆるスタックド
ゲート構造とされる。これによって、メモリセルのサイ
ズは、それを構成する１つのＭＮＯＳ）ランジスタと２
つのＭＯＳＦＥＴとが実質的に一体構造にされることに
なり、小型化される。

各メモリセルは、特に制限されないが、共通のウェル領
域に形成される。Ｘデコーダ、ＹデコーダのようなＣＭ
ＯＳ回路を構成するためのＮチャンネルＭＯＳ　Ｆ　Ｅ
Ｔは、各メモリセルのための共通のＰ型ウェル領域に対
して独立にされたＰ型ウェル領域に形成される。

この構造において、Ｎ型半導体基板は、その上に形成さ
れる複数のＰチャンネルＭＯ３ＦＥＴに対する共通の基
体ゲートを構成し、回路の電源電圧Ｖｃｃレベルにされ
る。ＣＭＯＳ回路を構成するためのＮチャンネルＭＯＳ
ＦＥＴの基体ゲートとしてのウェル領域は、回路の接地
電位Ｏボルトに維持される。

第１図において、メモリアレイＭ−ＡＲＹは、マトリッ
クス配置された複数のメモリセルを含んでいる。１つの
メモリセルは、ＭＮＯＳ　トランジスタＱ２と、そのド
レインとデータ線（ビット線もしくはディジット線）Ｄ
ｌとの間に設けられたアドレス選択用ＭＯ３ＦＥＴＱＩ
と、特に制限されないが、上記ＭＮＯ３！−ランジスタ
Ｑ２のソースと共通ソース線との間に設けられた分離用
ＭＯ３Ｆ　ＥＴＱ　３とから構成される。なお、前述の
ようなスタックドゲート構造が採用される場合、ＭＮＯ
Ｓｌ・ランジスタＱ２のチャンネル形成領域にＭＯ３Ｆ
ＥＴＱＩ’、Ｑ３のチャンネル形成領域が直接的に隣接
されることになる。それ故に、ＭＮＯＳトランジスタＱ
２のドレイン、ソースは、便宜上の用語であると理解さ
れたい。

同一の行に配置されたメモリセルのそれぞれのアドレス
選択用ＭＯ３ＦＥＴＱ１等のゲートは、第１ワード線Ｗ
ｌｌに共通接続され、それに対応されたＭＮＯＳ　）ラ
ンジスタＱ２等のゲートは、第２ワード線Ｗ１２に共通
接続されている。同様に他の同一の行に配置されたメモ
リセルアドレス選択用ＭＯＳ　Ｆ　ＥＴ及びＭＮＯＳト
ランジスタのゲートは、それぞれ第１ワード線Ｗ２１．
Ｗ２２に共通接続されている。

同一の列に配置されたメモリセルのアドレス選択用ＭＯ
３ＦＥＴＱ１等のドレインは、データ線線ＤＩに共通接
続されている。同様に他の同一の列に配置されたメモリ
セルのアドレス選択用ＭＯＳＦＥＴのドレインは、それ
ぞれデータ線Ｄ２に共通接続されている。

各メモリセルにおける分離用ＭＯＳ　Ｆ　ＥＴＱ　３の
ソースは共通にされ、共通ソース線Ｃ５を構成している
。

この実施例のメモリアレイＭ−ＡＲＹは、後の説明によ
ってより明らかになるが、はソ次のような電位によって
動作される。

まず、読み出し動作において、ウェル領域ＷＥＬＬの電
位Ｖｗは、はソ゛回路の接地電位Ｏボルトに等しいロウ
レベルにされる。共通ソース線Ｃ５は、接地電位と実質
的に等しいロウレベルにされる。分離用ＭＯ３ＦＥＴＱ
３のゲートに結合された制御線は、これらのＭ　ＯＳ　
Ｆ　Ｅ　Ｔ　Ｑ　３をオン状態にさせるように、は＼゛
電源電圧Ｖｃｃに等しいようなハイレベルにされる。そ
れぞれＭＮＯＳ）ランジスタのゲート電極に結合された
第２ワード線Ｗ１２ないしＷ２２は、は譬゛接地電位に
等しいような電位、すなわちＭＮＯＳ　トランジスタの
高しきい値電圧と低しきい値電圧との間の電圧とされる
。第１ワード線ＷｌｌないしＷ２１のうちの選択される
べきワード線は、はｙ電源電圧Ｖｃｃに等しいような選
択レベルもしくはハイレベルされ、残りのワード線すな
わち非選択ワード線は、はヌ接地電位に等しいような非
選択レベルもしくはロウレベルにされる。データ線ＤＩ
ないしＤ２のうちの選択されるべきデータ線には、セン
ス電流が供給される。第１ワード線によって選択された
メモリセルにおけるＭＮＯＳトランジスタが低しきい値
電圧を持っているなら、そのメモリセルは、それが結合
されたデータ線に対して電流通路を形成する。選択され
たメモリセルにおけるＭＮＯＳトランジスタが高しきい
値電圧を持っているなら、そのメモリセルは、実質的に
電流通路を形成しない。従ってメモリセルのデータの読
み出しは、センス電流の検出によって行われる。

書き込み動作において、ウェル領域ＷＥＬＬは、はｖ’
−Ｖｐｐに等しいような負の高電圧にされ、分離用ＭＯ
３ＦＥＴＱ３のゲート電極に結合された制御線は、それ
らのＭＯ３ＦＥＴＱ３をオフ状態にさせるように負の高
電位にされる。第１ワード線ＷｌｌないしＷ２１は、は
＼接地電位に等しいような非選択レベルもしくは口・ウ
レベルにされる。

第２ワード線Ｗ１２ないしＷ２２のうちの１つのワード
線は、は＼電源電圧ＶＣＣに等しいような選択レベルに
され、残りの第２ワード線は、電圧−ｖｐｐに近い負の
高電圧にされる。データ線は、メモリセルに書き込まれ
るべきデータに応じて、はゾ電源電圧Ｖｃｃに等しいよ
うなハイレベルもしくは負電圧−Ｖ１１＋）に近い負の
高電圧を持つロウしノベルにされる。

消去動作において、ウェル領域ＷＥＬＬ及び共通ソース
４ｊ（Ｃ５は、は−゛電源電圧Ｖｃｃに等しいような消
去レベルもしくはハイレベルにされる。第１ワード線Ｗ
ｌｌないしＷ２１は及び第２ワード線Ｗ１２ないしＷ２
２は、消去のために、基本的にはそれぞれ回路の電源電
圧Ｖｃｃにはソ゛等しいレベル及び電圧−Ｖｌ）ｐに実
質的に等しいレベルされる。しかしながら、この実施例
に従うと、特に制限されないが、各メモリ行毎のメモリ
セルの消去が可能となるように、第１、第２ワード線の
レベルが決定される。第１ワード線ＷｌｌないしＷ２１
のうちの消去が必要とされるメモリ行に対応された第１
ワード線は、は＼゛電源電圧Ｖｃｃに等しいような消去
レベルにされ、消去が必要とされないメモリ行に対応さ
れた第１ワード線は、は＼゛回路接地電位のような非消
去レベルにされる。第２ワード線Ｗ１２ないしＷ２２の
うちの上記消去レベルにされる第１ワード線と対応する
第２ワード線は、はＸ′負電圧−ｖｐｐに等しいような
消去レベルにされ、上記非消去レベルにされる第１ワー
ド線と対応する第２ワード線は、は＼電源電圧Ｖｃｃに
等しいような非消去レベルにされる。

この実施例に従うと、上述のようにウェル領域、すなわ
ちＭＮＯＳ）ランジスタの基体ゲートに電源電圧Ｖｃｃ
印加することによって各ＭＮＯＳトランジスタの記憶情
報を消去する構成がとられる。

他方、０Ｍ０３回路を構成するＮチャンネル間Ｏ５ＦＥ
Ｔの基体ゲートは、ＭＮＯＳトランジスタの基体ゲート
とは独立に、例えば０ボルトのような電位にされること
が必要とされる。それ故に、前述のように各メモリセル
の基体ゲート、すなわち、メモリアレイＭ−ＡＲＹが形
成された半導体領域ＷＥＬＬは、Ｘデコーダ、Ｙデコー
ダ等の周辺回路を構成するＮチャンネルＭＯ３’ＦＥＴ
が形成される半導体領域（ウェル領域）と電気的に分離
される。

なお、メモリアレイＭ−ＡＲＹの部分的な消去を可能と
したいなら、個々のメモリセルをそれぞれ独立のウェル
領域に形成したり、同じ行もしくは列に配置されるメモ
リセルを共通のウェル領域に形成したりすることができ
る。この実施例では、前述のようにメモリセルの全体す
なわちメモリアレイＭ　−Ａ　Ｒ’ｉは１つの共通なウ
ェル領域ＷＥＬＬに形成される。

上記第１、第２ワード線ＷｌｌないしＷ２１及びＷ１２
ないしＷ２２は、それぞれＸデコーダＸ−ＤＣＨによっ
て駆動される。ＸデコーダＸ−ＤＣＲは、特に制限され
ないが、メモリアレイＭ−ＡＲＹのメモリ行に一対一対
応された複数の単位デコーダ回路から成る。１つの単位
デコーダ回路は、例えば図示のような、アドレス信号を
受けるノア（ＮＯＲ）ゲート回路Ｎ０Ｒ１、ゲート回路
Ｇ及びレベル変換回路ＬＶＣから構成される。

ゲート回路Ｇは、少なくとも読み出し動作時において、
それに対応されたノアゲート回路の出力を、対応の第１
ワード線に伝達させ、また書き込み動作において対応の
ノアゲート回路の出力にかかわらずに第１ワード線を回
路の接地電位に実質的に等しいレベルにさせる構成とさ
れる。この実施例に従うと、ゲート回路Ｇは、前述の選
択消去動作を可能とするために、読み出し動作時ととも
に、消去動作時においても、それに対応されたノアゲー
ト回路の出力を対応の第１ワード線に伝達させるように
構成される。ゲート回路Ｇの具体的回路例は、レベル変
換回路ＬＶＣのそれとともに、後で第２図に基づいて説
明される。

レベル変換回路ＬＶＣは、書き込み動作時において、そ
れに対応されたノアゲート回路の出力がハイレベルの選
択レベルならそれに応して第２ワード線をはソ゛電源電
圧Ｖｃｃに等しい選択レベルにさせ、ノアゲート回路の
出力がロウレベルの非選択レベルならそれに応じて第２
ワード線をは＼゛負電圧−Ｖｐｐに等しい非選択レベル
にさせる。レベル変換回路ＬＶＣは、また消去動作時に
おいて、それに対応されたノアゲート回路の出力がハイ
レベルの選択レベルならそれに応じて第２ワード線をは
ヌ゛負電圧−Ｖｌ）Ｉ）に等しい消去選択レベルにさせ
、ノアゲート回路の出力がロウレベルの非選択レベルな
らそれに応して第２ワード線をは＼電源電圧Ｖｃｃに等
しい消去非選択レベルにさせる。

分離用ＭＯＳＦＥＴＱ３等のゲートは、制御電圧発生回
路Ｖｉｇ　　Ｇにより形成される制御電圧■ｉｇが供給
される制御線に共通結合されている。これら分離用ＭＯ
ＳＦＥＴＱ３等のソースは、それぞれ共通化されて共通
ソース線Ｃ３を構成する。

上記分離用ＭＯ３ＦＥＴＱ３に供給される制御電圧Ｖｉ
ｇは、ＭＮＯＳ）ランジスタべ後述するような書き込み
動作において、第２ワード線Ｗ２１ないしＷＳ２のうち
の選択されるべきメモリセルが結合されたワード線がハ
イレベル（５■）とされ、基体ゲートとしてのウェル領
域ＷＥＬＬが約−１２■とされるとともに、データ線例
えばＤｌが約−ＩＯＶにされたとき、上記ＭＯ３ＦＥＴ
Ｑ３をオフ状態にさせるように約−１０Ｖのような低い
電位にされる。これにより、例えデータ線Ｄ２が＋５ｖ
のようなハイレベルにされていても、データ線Ｄ２から
上記書き込みを行うべきメモリセル側に電流が流れ込む
のが防止される。

共通ソース線ＣＳは、共通ソース線駆動回路ＤＶＲの出
力端子に結合されている。

駆動回路ＤＶＲは、基本的には、消去動作時に共通ソー
ス線Ｃ３をはソ゛電源電圧Ｖｃｃレベルに駆動すること
ができ、また読み出し動作時に共通ソース線Ｃ８をほり
回路の接地電位にまで駆動することができる出力特性を
持てば良い。これによって、消去動作において、ウェル
領域ＷＥＬＬが電源電圧Ｖｃｃレベルにされたとき、Ｍ
ＯＳＦＥＴＱ３の共通ソース線Ｃ８に結合された電極と
ウェル領域ＷＥＬＬとの間の接合が順方向にへ°イアス
されてしまうことを防ぐことができる。また、読み出し
動作に必要とされる電流経路を、共通ソース線Ｃ８と回
路の接地点との間に形成させることができる。

駆動回路ＤＶＲは、特に制限されないが、第１図に示さ
れているように、回路の電源端子Ｖｃｃと共通ソース線
Ｃ８との間に設けられたＭＯ３ＦＥＴＱ６、共通ソース
線ＣＳと回路の接地点との間に並列接続されたＭＯＳＦ
ＥＴＱ７及びＱＢ、及びＣＭＯＳインバータ回路ＩＶか
ら成る。

上記ＭＯ３ＦＥＴＱ？、ＱＢのゲートには、制御信号６
ｒが供給され、ＭＯＳＦＥＴＱ６のゲートには、上記制
御信号ｅｒがインバータ回路ＩＶによって反転されて供
給される。これにより、上記ＭＯ３ＦＥＴＱ？、Ｑ８と
ＱＢは、上記制御信号ｅｒのレベルに応じて相補的にオ
ン／オフ状態にされる。制御信号ｅｒは、基本的には、
消去動作時においてＭＯ３ＦＥＴＱ６をオン状態にさせ
、かつＭＯＳＦＥＴＱ７及びＱＢをオン状態にさせるよ
うにはゾ電源電圧Ｖｃｃに等しいようなハイレベルにさ
れ、読み出し及び書き込み動作時において、はソ゛０ボ
ルトに等しいようなロウレベルにされる。この実施例に
従６と、制御信号ｅｒは、ウェル領域ＷＥＬＬに形成さ
れたＭＯＳＦＥＴ等によって形成されたＰＮ接合が順方
向バイアス状態にされてしまうことを防ぐように、ウェ
ル領域の電位の変化タイミングに対応してその出力タイ
ミングが制御される。制御信号ｏｒのタイミングチャー
トは、後で第５図によって詳細に説明される。

この実施例に従うと、第２ワード線Ｗ１２．ＷＳ２と共
通ソース線Ｃ８との間に、それぞれＭＯＳＦＥＴＱ４．
Ｑ５が設けられている。これらのＭＯ３ＦＥＴＱ４．Ｑ
５は、制御信号ｅ　ｒ　／　ｗ　ｅによってスイッチ制
御される。特に制限されないが、制御信号ｅｒ／ｗｅは
、そのハイレベルかはソ′電源電圧Ｖｃｃに等しいレベ
ルにされ、そのロウレベルがはソ接地電位に等しいレベ
ルにされる。

ＭＯ３ＦＥＴＱ４．Ｑ５は、第２ワード線Ｗ１２゜ＷＳ
２に負電位が与えられたときでも良好にオフ状態にされ
るように、Ｐチャンネル型にされる。

スイッチＭＯ５ＦＥＴＱ４．Ｑ５等は、読み出し動作の
ときに、ＭＮＯＳ）ランジスタＱ２等のゲートと共通ソ
ース線ＣＳを短絡して両者を同電位にするようにオン状
態にされる。これらのスイッチＭＯ３ＦＥＴＱ４．Ｑ５
は、次の理由によって各第２ワード線と共通ソース線Ｃ
８との間に設けられている。

すなわち、駆動回路ＤＶＲにおけるＭＯＳＦＥＴＱ７．
ＱＢは、読み出し動作時に制御信号ｅｒがは一〇ボルト
に等しいロウレベルにされることによって、オン状態に
される。この場合、ＭＯ３ＦＥＴＱ７．Ｑ８は、それら
が図示のように並列接続されているけれども、無視し得
ないオン抵抗を持つ。その結果、共通ソース線ＣＳは、
読み出し時にそれに流れる電流によってその電位が上昇
する。特に、ＭＯ３ＦＥＴＱ７．Ｑ８がＰチャンネル型
から成る場合、これらのＭＯ３ＦＥＴＱ？。

Ｑ８は、共通ソース線Ｃ８を回路の接地電位にまで変化
させるような駆動能力を持たないので、共通ソース線Ｃ
８の電位の浮き上がり量が大きくなる。すなわち、ＭＯ
３ＦＥＴＱ？、Ｑ８は、それにおける共通ソース線Ｃ８
に結合された電流転送電極が、メモリアレイＭ−ＡＲＹ
及び共通ソース線Ｃ３を介して与えられる正電位に対し
てソース電極として作用することになるので、共通ソー
ス線Ｃ８がそれぞれのしきい値電圧以下の電位になると
、実質的にオフ状態になる。このような共通ソース線Ｃ
３の電位の上昇は、ＭＮＯＳトランジスタの基板効果に
よる実効的なしきい値電圧の増大をもたらし、低しきい
値電圧を持つべきＭＮＯＳトランジスタのコンダクタン
スを減少させる。

言い換えると、低いしきい値電圧持つＭＮＯＳトランジ
スタを介して流れる読み出し電流が減少される。上記短
絡ＭＯ５ＦＥＴＱ４．Ｑ５は、読み出し動作時に各Ｓ２
ワード線Ｗ１２．Ｗ２２の電位を共通ソース線ＣＳの電
位と実質的に等しくさせ、これによってＭＮＯＳトラン
ジスタの実効しきい値゛電圧の増大を防止する。

上記メモリアレイＭ−ＡＲＹが形成されるウェル領域Ｗ
　Ｅ　Ｌ　Ｌには、制御電圧発生回路Ｖｗ−Ｇにより形
成された制御電圧Ｖｗ−Ｇが供給される。

この電）ｆ　Ｖ　ｗは、書き込み動作のときに約−１２
■のような負の高電圧にされ、消去動作のときに約＋５
ｖの電位にされ、それ以外において約０■にされる。

メモリアレイＭ−ＡＲＹの各データ線ＤＩ、Ｄ２と共通
データ線ＣＤとの間にＹゲート回路としてのスイッチＭ
Ｏ５ＦＥＴＱ９．ＱＩＯ等が設けられティる。これら０
）ＭＯ３ＦＥＴＱ９．Ｑｌ　Ｏのデートには、Ｙデコー
ダＹ−ＤＣＨの出力信号が供給される。ＹデコーダＹ−
ＤＣＲの各出力は、読み出し動作時においては一゛電源
電圧Ｖｃｃに等しいような選択レベル又ははゾ０ボルト
に等しいような非選択レベルにされる。ＹデコーダＹ−
ＤＣＲの各出力は、また、各データ線に書き込みデータ
に応じて負電圧が与えられたときにスイッチＭＯ３ＦＥ
ＴＱ９ないしＱＩＯをオフ状態にさせるように、データ
線が負電位にされるタイミングと同期して負電圧−Ｖｌ
）Ｉ）に実質的に等しいレベルにされる。

上記共通データ線ＣＤは、入出力回路１０Ｂを構成する
データ入力回路ＤＩＢの出力端子と、センスアンプＳＡ
と出力バッファ回路ＯＢＣとからなるデータ出力回路Ｄ
ＯＢの入力端子に結合されている。この入力出力回路１
０Ｂを構成するデータ入力回路の入力端子とデータ出力
回路の出力端子は、外部端子Ｉ１０に結合される。

特に制限されないが、この実施例に従うと、各データ線
Ｄｉ、Ｄ２には、消去／書き込みに先立って前の記憶情
報を保持するためのラッチ回路ＦＦが設けられるととも
に、書き込み動作時においてランチ回路ＦＦの記憶情報
に従って選択的にデータ線の電位を負の高電圧−Ｖｌ）
ｐにさせるレベル変換回路ＬＶＣが設けられる。これら
によって、１つの選択ワード線に結合された複数のメモ
リセルへのデータの同時書き込みが可能とされる。

制御回路ＣＯＮ　Ｔは、外部端子ＣＥ、、ＷＥ、ＯＥに
供給されるチップイネーブル信号、ライトイネーブル信
号、アウトプットイネーブル信号及び外部端子ｖｐｐに
供給される苫き込み電圧を受けることによって、種々の
動作モードを判別し、ゲート回路Ｇ、レベル変換回路Ｌ
ＶＣ１制御電圧発生回路Ｖｉｇ−Ｇ、駆動回路ＤＶＲ、
データ入力回路ＤＩＢ、データ信号回路ＤＯＢ等の回路
の動作を制御するための種々の制御信号を出力する。

特に制限されないが、読み出し動作モードは、ロウレベ
ル及びハイレベルによって指示され、スタンバイ動作モ
ードは、信号ＣＥのノ＼・ｆレベルによって指示される
。第！図のランチ回路ＦＦにデ−タを書き込ませるため
の第１ｆき込み動作モードは、信号ＣＥ、ＷＥ、ＯＥ及
びＶｌ）Ｐのロウレベル、ロウレベル、ハイレベル及び
ロウレベルによって指示され、メモリセルにデータを書
き込ませるための第２ｇき込み動作モードは、信号ＣＥ
、ＷＥ、ＯＥ及びＶｐＩ）のロウレベル、ロウレベル、
ハイレベル及びハイレベルによって指示される。

消去動作モードは、第２Ｍき込み動作モードが指示され
たとき所定期間だけ指示される。

制御回路Ｃ０ＮＴから出力される種々の制御信号は、こ
の実施例に従うと、時系列的に出力される。その詳細は
、後で第５図のタイミングチャートを利用する動作説明
によって明らかにされる。

第１図の発振回路ＯＳＣは、ＥＥＰＲＯＭ装置の外部・
端子ＶｃｃとＧＮＤとの間に加えられる＋５ボルトのよ
うな電源電圧Ｖｃｃによって動作される。

なお、発振回路ＯＳＣは、回路の低消費電力のために必
要なら、例えば端子ｖｐｐに書き込み電圧が印加された
ときのみ動作されるように制御されてもよい。

第２図には、ＸデコーダＸ−ＤＣＲの単位回路を構成す
るゲート回路Ｇ及びレベル変換回路ＬＶＣの一実施例の
回路図が示されている。

ゲート回路Ｇは、上記ノアゲート回路ＮＯＲ１の出力信
号を制御信号ｗｅ″に従って第１ワード線Ｗｌｌに伝え
るＮチャンネルＭＯ３ＦＥＴＱＩｌと、上記制御信号ｗ
　ｅ　’　に対して逆相にされた制御信号ｗｅ’を受け
て、第１のワード線Ｗｌｌに回路の接地電位を与えるＮ
チャンネルＭＯ３ＦＥＴＱ１２により構成される。第２
書き込み動作において制御信号ｗｅ’及びｗｅ’　はそ
れぞれはり接地電位のロウレベル及びはゾ電源電圧Ｖｃ
ｃレベルのハイレベルである。このとき、第１ワード線
Ｗｌｌは、上記制御信号ｗｅ’　のロウレベルによって
伝送ゲー）ＭＯ３ＦＥＴＱＩ　１がオフ状態にされ、ま
た制御信号Ｗｅ’　のハイレベルによってＭＯ３ＦＥＴ
ＱＩ　２がオン状態にされるから、回路の接地電位にさ
れる。消去もしくは読み出し動作のとき、第１のワード
線Ｗ１２は、上記制御信号ｗ　ｅ　’　がハイレベルに
され、またＷｅ’　がロウレベルにされることによって
伝送ゲートＭＯＳＦＥＴＱＩＩ、Ｑ１２がそれぞれオン
状態、オフ状態にされるので、ノアゲート回路Ｎ０ＲＩ
の出力信号に従ったハイレベルもしくはロウレベルにさ
れる。すなわち、上記ワード線Ｗ１１は、それが選択状
態ならハイレベル（５■）とされ、非選択状幻ならロウ
レベル（ＯＶ）とされる。

レベル変換回路Ｌ　Ｖ　Ｃは、図示のようにＰチャンネ
ル型伝送ゲートＭＯ３ＦＥＴＱ１３．Ｑ１４、Ｐチャン
ネル型ＭＯＳＦＥＴＱ１９、インバータ回路ｒＶ１及び
負電圧供給回路ＶＳＣから成る。

上記ノアゲート回路ＮＯＲ１の出力端子は−そのゲート
に制御信号ｗｅｔｓを受けるＰチャンネル型伝送ゲート
ＭＯ３ＦＥＴＱＩ　３を通して第２ワードｔＦＷ１２に
結合される。また、上記ノアゲート回１ＮＯＲ１の出力
信号を受けるインバータ回路Ｉｖｉの出力端子は、その
ゲートに制御信号マｒｔを受けるＰチャンネル型伝送ゲ
ートＭＯ３ＦＥＴＱ１４を介して上記第２ワード線Ｗ１
２に結合される。上記第２のワード線Ｗ１２と負の電圧
端子−ｖｐｐＯ間に設けられる負電圧供給回路ＶＳＣは
、特に制限されないが、それによって第２ワード線Ｗ１
２に良好なレベルの負電圧を与えることができるように
するため、ブートストラップ用キャパシタＣと、ＭＯ３
ＦＥＴＱＩ　５ないしＱ１８とから構成される。すなわ
ち、負電圧端子−ｖｐｐの負電圧をワード線Ｗ１２に与
えるようにそれらの間に接続されたダイオード形態のＰ
チャンネルＭＯ３ＦＥＴＱ１５が設けられている。上記
負電圧端子−ｖｐｐとキャパシタＣの一方の電イｔとの
間には、上記第２ワード線Ｗ１２にそのゲートが結合さ
れたＰチャンネルＭＯＳ　Ｆ　ＥＴＱ　ｌ　６が設けら
れている。上記キャパシタＣの一方の電極と上記第２ワ
ード線Ｗ１２との間には、ワード綿Ｗ１２側から電流を
流すように方向付けられたダイオード形態のＰチャンネ
ルＭＯ３ＦＥＴＱＩ　７が設けられている。上記キャパ
シタＣの他方の電極と、第１図の発振回路Ｏ８Ｃによっ
て形成される発振パルスが印加される端子φｏｓｃとの
間には、上記第２ワード線Ｗ１２にそのゲートが結合さ
れたＰチャンネルＭＯＳＦＥＴＱＩ　８が設けられてい
る。上記ワード線Ｗ１２と回路の接地点との間には、制
御信号管をそのゲートに受けるＰチャンネルＭＯ３ＦＥ
ＴＱＩ　９が設けられている。このワード線Ｗ１２は、
上記レベル変換回路がレベル変換動作を開始する前に回
路の接地電位が与えられる。

図示の回路に加えられる制御信号ｃｒは消去動作の開始
時及び、メモリセルへのデータの書き込み時に一時的に
はｖ５ｖのようなレベルからは＼。

−４Ｖのようなレベルにされる。制御信号ｅｒｔは、消
去動作においてはＶ’　５　Ｖのようなレベルからはゾ
Ｏ■のようなレベルにされる。制御信号マｅｔｓは、メ
モリセルへの書き込み動作タイミングにおいてはＭ’　
５　Ｖのようなレベルからは％’　ＯＶのようなレベル
にされる。

この実施例のレベル変換動作は、次の通りである。

例えば、消去動作のとき、最初に上記制御信号ｃｒが一
時的にロウレベルにされるとこれに応じてＭＯ３ＦＥＴ
ＱＩ　９がオン状態にされるので、第２ワード線Ｗ１２
が回路の接地電位にリセットされる。消去動作において
は制御信号ｗｅｔｓはホ”ｉ’　５　Ｖ　（Ｄハイレベ
ルニされ、ＭＯ５ＦＥＴＱＩ３はこれに応じてオフ状態
に維持される。制御信号ｅｒｔは、消去動作の開始時に
おいて、制御信号ｃｒがハイレベルにもどされるタイミ
ングと同期してはり接地電位のロウレベルにされる。こ
のとき、ＭＯ５ＦＥＴＱＩ　４は、そのオン、オフ状態
がインバータ回路ＩＶＩの出力レベルによって決定され
る。例えば、ノアゲート回路ＮＯＲ１から出力される選
択信号がハイレベルの選択レベルであることに応じてイ
ンバータ回路ＩＶＩの出力かは＼接地電位のロウレベル
にされているならこれに応じて上記ＭＯ３ＦＥＴＱＩ　
４は、そのゲートとソースが同電位にされることになる
ので、オフ状態にされる。この場合、第２ワード線Ｗ１
２は、ＭＯ５ＦＥＴＱＩ　９が制御信号τコのハイレベ
ルによってオフ状態にされ、かつＭＯ３ＦＥＴＱ１４が
オフ状態にされるのでフローティング状態で上記ロウレ
ベルを維持する。

フローティング状態の第２ワード線は、負電圧供給回路
ＶＳＣの動作によって負電位にされる。

すなわち、上記第２ワード線Ｗ１２がフローティング状
態のロウレベルにされている状態において、発振パルス
かはソ′電源電圧Ｖｃｃに等しいようなハイレベルにさ
れると、これに応じてＭＯ５ＦＥＴＱ１Ｂがオン状態に
される。キャパシタＣと端子−ｖｐｐとの間に設けられ
たＭＯ３ＦＥＴＱＬ６は、キャパシタＣを介してその１
つの電極に正電位が加えられることによってオン状態に
される。その結果として、キャパシタＣがプリチャージ
される。

次に、上記発振パルスかはソ回路の接地電位にされると
、キャパシタＣは、それによるチャージポンプ作用によ
って負電位をＭＯ３ＦＥＴＱ１６及びＱ１７に与える。

この負電位によってＭＯ３ＦＥＴＱ１７がオン状態にさ
れ、第２ワード線の電位が負電位にされる。次に、発振
パルスがハイレベルにされると、キャパシタＣに再びチ
ャージアンプが行われる。この場合、ＭＯ３ＦＥＴＱ１
６は、そのゲート電位がワード線Ｗ１２の負電位に応じ
て負電位にされているので、キャパシタＣの一方の電極
が実質的にワード線Ｗ１２のレベルに低下するまでオン
状態を維持する。これに応じて、キャパシタＣは、最初
のブリチャージレベルより大きなレベルをもってプリチ
ャージされる。同様な動作の繰り返しによって、上記負
電圧−ｖｐｐが約１２Ｖのような負の高電圧なら、第２
ワード線Ｗ１２の電位を約−１０■のような低い電位ま
で低下される。なお、ダイオード形態のＭＯ５ＦＥＴＱ
１７．Ｑ１６のしきい値電圧に対応する電圧損失が生じ
ることに応じて、上述のような負電圧ｖｐｐが一１２Ｖ
でもワード線Ｗ１２の電位は例えば−１０Ｖのような電
位となる。一方、ノアゲート回１ｌＮＯＲ１からロウレ
ベルの非選択レベルの信号が送出されているなら、ＭＯ
３ＦＥＴＱ１４は、インバータ回路■■１から供給され
るハイレベルの信号に応答してオン状態にされる。これ
に応じて、インバータ回路ＩＶＩのハイレベル信号が上
記ＭＯ３ＦＥＴＱＩ　４を介してワード線Ｗ１２に伝え
られる。ここで、第２図の回路において、ＭＯＳＦＥＴ
ＱＩ　４による第２ワード線Ｗ１２の駆動能力は、電圧
供給回路ＶＳＣのそれよりも強くされる。それ故に、Ｍ
ＯＳＦＥＴＱＩ　４が上述のようにオン状態にされてい
るなら、第２ワード線Ｗ１２の電位は、約５■のような
ハイレベルにされる。

また、メモリセルへのデータの書き込み動作においては
、制御信号７７が一時的にロウレベルにされ、これに応
じて第２ワード線Ｗ１２が回路の接地電位にリセットさ
れる。制御信号ｗｅｔｓは、制御信号丁７がハイレベル
にもどされるタイミングと実質的に同期してはｖ５ｙの
ハイレベルからは＼０■に等しいロウレベルにされる。

このとき、ノアゲート回路Ｎ０ＲＩの出力がハイレベル
の選択レベルなら、ＭＯＳＦＥＴＱＩ　３は、それに応
じてオン状態にされる。このように、ノアゲート回路Ｎ
　ＯＲ１からハイレベルの選択信号が送出されたなら、
上記消去動作とは逆に、第２ワード線Ｗ１２の電位は約
５■のようなハイレベルにされる。逆に、ノアゲート回
路Ｎ０ＲＩからロウレベルの非選択信号が送出されたな
ら、それに応じてＭＯＳＦＥＴＱＩ３はオフ状態に維持
される。この場合、第２ワード線Ｗ１２の電位は上記電
圧レベル変換回路の前述と同様な動作によって一１０■
にされる。

第３図には、ウェル領域Ｗ　Ｆ、　Ｌ　Ｌのための制御
電圧発生回路Ｖｗ−Ｇの一実施例の回路図が示されてい
る。

制御電圧発生回路Ｖｗ−Ｇは、図示のようにそのソース
、ドレインが電源端子ＶＣＣとウェル領域ＷＥＬＬに結
合され、そのゲートに制御信号Ｏｒ−「１を受けるＰチ
ャンネルＭｏ５ＦＥＴＱ２０、そのドレイン、ソースが
上記Ｗ　Ｅ　Ｌ　Ｌ、と回路の接地点に結合され、その
ゲートに制御信号＝を受けるＰチャンネルＭＯ３ＦＥＴ
Ｑ２１、負電圧供給回路ｖＳＣ及びそのゲートに制御信
号Ｗ　ｄ　’を受けるＰチャンネルＭＯ３ＦＥＴＱ２２
から構成されている。

制御信号ｅｒｔｓは、消去動作時においてＭＯＳＦＥＴ
Ｑ２０をオン状態にさせるようにはソ゛５■のハイレベ
ルからはソ０■のロウレベルにされる。

制御信号７；は、消去動作時及び第２書き込み動作時に
ＭＯ３ＦＥＴＱ２１をオフ状態にさせるようには＼０■
のロウレベルからは＼’５Ｖのハイレベルに変化される
。

これによって、ＭＯ３ＦＥＴＱ２０は、消去動作時にお
いて、ウェル領域ＷＥＬＬに供給される出力電圧Ｖｗを
５Ｖのようなレベルにさせる。

ＭＯ３ＦＥＴＱ２１は、読み出し動作時にオン状態にさ
れ、出力電圧Ｖｗをロウレベルにさせる。

ＭＯ３ＦＥＴＱ２０及びＱ２１は、メモリセルへのデー
タの書き込み時において、その両方がオフ状態にされる
。この状態においては、出力電圧Ｖｗは、負電圧供給回
路ＶＳＣによってそのレベルが決定される。

制御電圧発生回路Ｖ　ｗ　−Ｇにおける負電圧供給回路
■ＳＣは、第２図のそれと類似の構成とされる。負電圧
供給回路ＶＳＣの動作のために必要とされる発振パルス
Ｏ３Ｃは、書き込み制御信号τｉ°によってスイッチ制
御されるＰチャンネル型の伝送ゲートＭＯ３ＦＥＴＱ２
２を介してそれに供給される。

分離用ＭＯＳＦＥＴＱ３等のゲートに供給される制御電
圧Ｖｉｇを形成する制御電圧発生回路Ｖｉｇ−Ｇば、そ
の制御信号が異なることを除いて上記第２図に示した回
路と類似の回路により構成される。

第４図は、ラッチ回路ＦＦの回路図である。ラッチ回路
ＦＦは、ＰチャンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　２３
、Ｑ２５、ＮチャンネルＭｏ３ＦＥＴＱ２４及びＱ２６
からなるフリップフロップ回路と、かかるフリップフロ
ップ回路の入出力ノードとデータ線Ｄｉとの間にそのソ
ース、ドレインが結合され、かつそのゲートに制御信号
ＬＤが与えられるＰチャンネル伝送ゲートＭＯ３ＦＥＴ
Ｑ２９と、かかるフリップフロップ回路の入出力ノード
によってスイッチ制御されるＰチャンネルＭｏ３ＦＥＴ
Ｑ２８と、そのゲートに制御信号ｗｅ’が与えられるＰ
チャンネルＭＯ３ＦＥＴＱ２７とから構成されている。

制御信号ＬＤは、第１書き込み動作時においてＭＯＳＦ
ＥＴＱ２９をオン状態にさせるようには一回路の接地電
位に等しいロウレベルにされる。

これによって、第１書き込み動作時に第１図のデータ入
力回路ＤＩＢから発生されたはり電源電圧に等しいハイ
レベル又ははｙ゛接地電位と等しいロウレベルのデータ
信号は、Ｙスイッチ回路Ｃ−５Ｗ、データ線Ｄｌ及び伝
送ゲートＭＯＳ　Ｆ　ＥＴＱ２９を介して上記フリップ
フロップ回路に供給される。その結果、フリップフロッ
プ回路の入出力ノードは、データ入力回路ＤＩＢの出力
に対応されたハイレベル又はロウレベルにされる。

メモリセルにデータを書き込むべきとき、制御信号ＬＤ
は、ＭＯＳＦＥＴＱ２９をオフ状態にさせるようはソ゛
電源電圧に等しいハイレベルにされ、制御信号前°は、
ＭＯＳＦＥＴＱ２７をオン状態にさせるようにはり接地
電位に等しいロウレベルにされる。ＭＯＳＦＥＴＱ２　
Ｂは、そのオンオフ状態がフリップフロップ回路によっ
て制御される。フリップフロップ回路の入出力ノードが
、予めの書き込みデータに従ってハイレベルであるなら
、これに応じてＭＯ３ＦＥＴＱ２８はオフ状態にされる
。この場合、データ線ＤＩのレベルは、負電圧供給回路
ｖＳＣによって負の書き込みレベルにされる。フリップ
フロップ回路の入出力ノードがは゛１回路の接地電位の
ロウレベルなら、ＭＯ３ＦＥＴＱ２８はオン状態にされ
る。この場合、データ線Ｄ１は、は−゛電源電圧Ｖｃｃ
に等しいレベルにされる。

次に、第５図に示したタイミング図に従って、この実施
例回路の動作の一例を説明する。

この実施例では、書き込み動作においては、それに先立
つ−ごアドレス指示されてワード線に結合された全ての
メモリセルの記憶清報が一且読み出されて第１図に示し
た各ランチ回路ＦＦに保持される。そして、外部端子か
ら供給されたデータ信号が書き込むべきメモリセルのデ
ータ線に対応されたラッチ回路に取り込まれる。例えば
、ワード線に結合されたメモリセルに対して全ビットの
書き替えを行う場合、Ｙアドレスが順次に切り換えられ
ることによって、外部端子から供給された複数ビットか
らなる書き込み信号がそれぞれ対応されたラッチ回路に
順次に取り込まれる。

この後、以下の動作説明から明らかなように、上記ワー
ド線に結合されたＭＮＯＳトランジスタの消去動作が実
施され、その後に上記ランチ回路ｐＦのｆＨｌａに従っ
て１ワ一ド線分のメモリセルに対して一斉に書き込み動
作が実施される。以上の動作により、外部からはスタテ
ィック型ＲＡＭと同様な書き込み動作を行うことができ
る。

書き込み動作モードにおいては、上記ラッチ回路ＦＦへ
の読み出し動作の取り込みと、書き替え動作が終了する
と、言い換えるなら第１書き込み動作が終了すると、次
の第２書き込み動作を指示するような制御信号ＥＷが第
５図Ａに示されたようにロウレベルからハイレベルにさ
れる。所定の時間差をもって各内部信号ｅｒ、ａｒｔ、
ｅｒｔＳがそれぞれ第５図ＢないしＣに示されたように
ハイレベルからロウレベルに変化される。

上記内部信号ｅｒのロウレベル（ｅｒのハイレベル）に
よって、第１図の駆動回路ＤＶＲにおけるＭＯＳＦＥＴ
Ｑ６がオン状態にされるので、メモリアレイＭ−ＡＲＹ
の共通ソース線Ｃ３は＋５■のようなハイレベルにされ
る。上記内部信号フＴと「７ゴの時間差によってリセ７
）信号丁７が一時的に＋５Ｖから一４Ｖのようなロウレ
ベルにされる。これによって、第２図のレベル変換回路
ＬＶＣの出力端子（ワード線Ｗ１２等）が接地４位にリ
セットされた後、フローティング状、靭でロウレベル（
０■）にされる。また、上記内部信号蓄とｅｒｔｓの時
間差によってリセソ１−信号τｉが一時的に＋５■から
一４■のよなロウレベルにされる。これにより、ウェル
ＷＥＬＬや分離用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ”等比較的大き
な寄生容量を持つ負荷に対する上記同様なりセット動作
が実施される。

上記内部信’ｊｙ　ｅ　ｒ　ＬＯロウレレベによって、
ＸデコーダＸ−ＤＣＲがそのレベル変化動作を開始する
。例えば、選択された第２ワード線、言い換えるならば
消去を実施すべきＭＮＯＳトランジスタのゲート電位は
前記説明したように約−１０Ｖのような負の高電圧に低
下される。なお、非選択とされるべきワード線、言い換
えれば消去動作が禁止ささるＭＮＯＳトランジスタのゲ
ート電圧は、図示しないが前記動作説明から明らかなよ
うに＋５Ｖのようなハイレベルにされる。

この後、内部イ言号ｅｒｔｓのロウレベルによってメモ
リアレイＭ−ＡＲＹの基体ゲー１−　、言い換えるなば
、ウェル領域ＷＥＬＬの駆動電圧を形成する制御電圧発
生回路Ｖｗ−Ｇば、その電圧ＶＷを＋５Ｖのようなハ１
ルベルにする。

これにより、選択されたワード線に結合されるＭ　Ｎ　
ＯＳ　トランジスタのゲートと基体デー１１間には負の
高電圧が供給される結果、そのフローティグゲートに取
り込まれた情り電荷は、上記高電界によるトンネル効果
によって基体ゲートに戻される。なお、非選択のワード
線に結合されたＭＮＯＳトランジスタのゲートと基体ゲ
ートとは同電位にされるから、その消去は行われない。

また、その消去終了においては各内部信号ｅｒ古、ｅｒ
ｔ及び「のように上記消去開始とは逆の順序でそれぞれ
が時間差をもってロウレベルからハイレベルにされる。

これに応じて、ウェル領域ＷＥＬＬ、第２ワード線及び
データ線の順序でもとの状態に復旧する。また、上記内
部信号により各リセット信号管、乙及びこ；が形成され
る。以上の動作タイミングにおいては、消去開始におい
てはＰ型のウェル領域ＷＥＬＬを最後に電源電圧Ｖｃｃ
のようなハイレベルに持ち上げるものであり、その終了
にあたっては最初に低下させるものであるので、ウェル
領域ＷＥＬＬ内に形成されたアドレス選択用ＭＯ３ＦＥ
Ｔや分離用ＭＯ３ＦＥＴのＮ型のドレイン、ソースとウ
ェル領域ＷＥＬＬとのＰＮ接合を逆バイアス状態に維持
させることができる。

上記消去動作の後に引き続いて書き込み動作が行われる
。

内部信号ｗｅ’　、ｗｅｔｓが順に時間差をもってハイ
レベルからロウレベルにされる。

上記内部信号ｗ　ｅ　’　のロウレベルにより、制御電
圧発生回路Ｖｗ−Ｇは、その電圧Ｖｗを一１２Ｖのよう
な負の高電圧−Ｖｐｐにさせる。これによって、まずメ
モリアレイＭ−ＡＲＹが形成されるウェル領域ＷＥＬＬ
が負の高電圧−Ｖｐｐに低下される。これと同期して、
制御電圧発生回路Ｖｉｇ−Ｇも、その電圧Ｖｉｇを約−
１０Ｖのような負の高電圧にさせる。これによって、メ
モリセルの各分離用ＭＯＳＦＥＴがオフ状態にされる。

また、上記内部信号ｗ　ｅ　’　のロウレベルによって
、ＸデコーダＸ−ＤＣＨのゲート回路Ｇが開いて、選択
されたメモリセルの第１ワード線はハイレベル（＋５Ｖ
）にされ、非選択のワード線は回路の接地電位（０■）
にされる（図示せず）。

次に、内部信号ｗｅｔｓＯロウレベルに同期して、Ｘデ
コーダＸ−ＤＣＲは、選択された第２ワード線をハイレ
ベル（＋　５　Ｖ）に、非選択のものをロウレベルにす
る。このハイレベルとロウレベルを受けて、レベル変換
回路ＬＶＣは、上記ハイレベルの選択信号ならその第２
ワード線を＋５Ｖのようなハイレベルに、ロウレベルの
非選択信号なら、図示しないがその第２ワード線を一１
０Ｖのような負の高電圧にする。また、各データ線に結
合されたレベル変換回路ＬＶＣが動作状態にされ、それ
に対応したラッチ回路ＦＦの記憶情報に従って、例えば
論理“１”を書き込みのものは約−１０Ｖのような負の
高電圧にされ、論理“０”を書き込むもの（Ｗき込み禁
止）のものは約＋５Ｖのようなハイレベルにされる。し
たがって、論理″１”が書き込まれるＭＮＯＳトランジ
スタのゲート電圧が約＋５■、その基体ゲート（ウェリ
領域ＷＥ　Ｌ　Ｌ）の電圧が約−１２Ｖ、及びドレイン
（データ線）電圧が約−１０Ｖとなるから、その基体ゲ
ートにおけるチャンネルとゲート電極間に約１５Ｖのよ
うな高電界が作用して、トンネル効果による電子の注入
が行われる。これに対して、論理“０”が書き込まれる
ＭＮＯＳトランジスタは、そのドレイン電圧が約＋５ｖ
にされるため、ゲートとチャンネル間に高電圧が印加さ
れないため上記電子の注入が行われない。

書き込み動作の終了においては、各内部信号こ丁ｓ、、
τ′のように上記開始時とは逆の順序でそれぞれが時間
差をもってロウレベルからハイレベルにされる。これに
応じて、データ線及び第２ワード線、ウェル領域の順序
でもとの状態に復旧する。また、上記内部信号により各
リセット信号τ了、丁；及び「マが形成される０以上の
動作タイミングにおいては、その開始においてはＰ型の
ウェル領域ＷＥＬＬを最初に負の高電圧に低下させるも
のであり、その終了にあたっては最後に復旧させるもの
であるので、ウェル領域ＷＥＬＬ内に形成されたアドレ
ス選択用ＭＯＳＦＥＴや分離用ＭＯＳ　Ｆ　ＥＴのＮ型
のドレイン、ソースとウェル領域ＷＥＬＬとのＰＮ接合
を逆バイアス状態に維持させることができる。

〔効　果〕

（１）負の高電圧を用いることによって、半導体基板の
電位を正の電源電圧等の所定の電圧に固定した状態で、
ＭＮＯＳ）ランジスタの書き込み、消去を実施すること
ができる。したがって、上記電源電圧と回路の接地電位
のような信号レベルにより動作されるＰチャンネルＭＯ
３ＦＥＴを半導体基板上に形成できるから、アドレスデ
コーダやアドレスバッファ等の周辺回路をＣＭＯＳ回路
により構成できる。これにより、ＣＭＯＳ回路化による
低消費電力と高速動作化を実現できるという効果が得ら
れる。

（２１ＭＮＯ５トランジスタの書き込み／消去動作にお
いて、メモリアレイが形成されるウェル領域を基準にし
てその電位変化を制御することによって、そこに形成さ
れるＭＯＳ　Ｆ　ＥＴのドレイン、ソースとのＰＮ接合
が逆バイアスを維持するようにできる。これにより、Ｃ
ＭＯＳ回路におけるランチアップの発生を確実に防止で
きるという効果が得られる。

（３）書き込み動作モードの時に、その読み出しを行っ
て書き込み前の記憶情報をランチ回路に保持させて、上
記ラッチ回路に書き替え情報をセットする。その後、１
ワ一ド線分のＭＮＯＳ）ランジスタの消去を行うととも
に、上記ランチ回路の記憶情報に従って１ワ一ド線分の
ＭＮＯＳ）ランジスタの書き込みを行うことによって、
外部からはＲＡＭと同様な制御によりその書き込み動作
を実施することができるという効果が得られる。

（４）上記（３）により、ランチ回路への書き込み情報
をＹアドレスの変化に同期して複数ビットを連続して書
き替えて、その保持情報に従って一斉に複数ビットの書
き込みを行うことができるから、多ビット書き込み動作
の高速化を実現できるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。消去動作と書き込み動
作は、制御回路Ｃ０ＮＴ内に適当なシーケンス回路を設
けることによって、外部端子から供給される制御信号に
基づいて連続的かつ自動的に実行されるようにされても
よい。また、各メモリセルの分離用ＭＯ３ＦＥＴＱ３を
省略して、ＭＮＯＳ）ランジスタのソースをＸ準電位線
に接続させるものであってもよい。

この場合、基準電位線は、書き込み動作の時にフローテ
ィング状態にされ、Ｖｔ力出し及び消去動作の時に回路
の接地電位が与えられるようにされる。

また、Ｘデコーダやランチ回路及び制御信号により選択
的に負の高電圧を供給する電圧供給回路の具体的回路構
成は、何であってもよい。

さらに、各データ線に設けられたランチ回路を省略する
ものであってもよい。この場合には、各データ線にレベ
ル変換回路を設けておいて、そのアドレス選択信号によ
って選択とされたものだけが書き込み信号に応して選択
的に負の高電圧にするようにすればよい。したがって、
非選択のデータ線に設けられるレベル変化回路は、その
非選択レベルのアドレス選択信号により、書き込み阻止
電圧を形成するものとなる。

〔利用分野： この発明は、Ｅ　Ｅ　Ｐ　ＲＯＭ装置として広（利用で
きるものである。

【図面の簡単な説明】

第１図は、この発明に係るＥＥＰＲＯＭ装置の要部一実
施例の回路図、 第２図は、そのＸデコーダ及びレベル変換回路の一実施
例を示す回路図、 第３図は、ウェル領域に供給される制御電圧発生回路の
一実施例を示す回路図、 第４図は、ランチ回路の回路図、 第５図は、ＥＥＰＲＯＭ装置の動作の一例を示すタイミ
ング図である。 Ｍ−ＡＲＹ・・メモリアレイ、Ｘ−ＤＣＲ・−・Ｘデコ
ーダ、ＬＶＣ・・レベル変換回路、ＦＦ・・ラッチ回路
、Ｖｉｇ−Ｇ、　　Ｖｗ−Ｇ・・制御電圧発生回路、Ｊ
ＯＢ・・入出力回路、ＷＥＬＬ・・ウェル領域 代理人弁理士　小川　勝馬　ｒ″コ、７Ｙ°゛ 第１図 Ｖｐｌ）　Ｏ″ ＧＮＯ哨

Claims (1)

1. 【特許請求の範囲】 １、電気的な書き込み及び消去が可能な半導体不揮発性
   記憶素子を含むメモリセルが形成されたウェル領域と、
   ＣＭＯＳ回路を構成する第１導電型のＭＯＳＦＥＴが形
   成されるウェル領域と、上記ウェル領域及びＣＭＯＳ回
   路を構成する第２導電型のＭＯＳＦＥＴが形成され、定
   常的に所定の電圧が供給される半導体基板とを含み、上
   記所定の電圧とそれと逆極性の高電圧とによってメモリ
   セルへのデータの書き込みを可能にしてなるＥＥＰＲＯ
   Ｍ装置。 ２、上記半導体不揮発性記憶素子はＭＮＯＳトランジス
   タからなり、上記ＭＮＯＳトランジスタの書き込み／消
   去動作のために供給されるＭＮＯＳトランジスタのゲー
   ト電極と基板ゲート及びそのドレイン電圧の関係を、メ
   モリセルが形成されたウェル領域と、このウェル領域内
   のメモリセルが結合されるデータ線が結合される半導体
   領域とのＰＮ接合部が逆バイアス状態を維持するように
   時間差をもって変化させることを特徴とするＥＥＰＲＯ
   Ｍ装置。 ３、上記メモリセルは、ＭＮＯＳトランジスタのドレイ
   ンとデータ線との間に結合されたアドレス選択用のＭＯ
   ＳＦＥＴと、ＭＮＯＳトランジスタのソースと共通のソ
   ース線との間に設けられた分離用ＭＯＳＦＥＴとからな
   るものであることを特徴とする特許請求の範囲第２項記
   載のＥＰＲＯＭ装置。 ４、上記書き込み／消去動作を実行するメモリセルの各
   電位の変化は、一定の周期的なパルス信号に基づいて形
   成されたタイミング信号により制御されるものであるこ
   とを特徴とする特許請求の範囲第２又は第３項記載のＥ
   ＥＰＲＯＭ装置。