JPS62112323A - 半導体面に接触を形成する方法 - Google Patents
半導体面に接触を形成する方法Info
- Publication number
- JPS62112323A JPS62112323A JP61211836A JP21183686A JPS62112323A JP S62112323 A JPS62112323 A JP S62112323A JP 61211836 A JP61211836 A JP 61211836A JP 21183686 A JP21183686 A JP 21183686A JP S62112323 A JPS62112323 A JP S62112323A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- titanium
- semiconductor
- over
- contact
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/056—Manufacture or treatment of conductive parts of the interconnections by filling conductive material into holes, grooves or trenches
- H10W20/057—Manufacture or treatment of conductive parts of the interconnections by filling conductive material into holes, grooves or trenches by selectively depositing, e.g. by using selective CVD or plating
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
- H10D64/0111—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors
- H10D64/0112—Manufacture or treatment of electrodes ohmically coupled to a semiconductor to Group IV semiconductors using conductive layers comprising silicides
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/147—Silicides
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
他の出願との関係
この出願は、１９８４年１０月１１日に出願された係属
中の米国特許出願番号筒６５９，６１０号並びにこの出
願と同日に出願された係属中の米国ｖｆ許出願番号（何
れも出願人に譲渡されている）にも記載されている対象
に関するものである。
中の米国特許出願番号筒６５９，６１０号並びにこの出
願と同日に出願された係属中の米国ｖｆ許出願番号（何
れも出願人に譲渡されている）にも記載されている対象
に関するものである。
産業上の利用分野
この発明は半導体装置、特に、半導体集積回路用の金属
接触（コンタクト）及び金属相互接続に関する。
接触（コンタクト）及び金属相互接続に関する。
従来の技術及び問題点
ｖ Ｉ−ｓ ＋装置を製造する時、シリコン基板のＬに
アルミニウムの様な薄い金属］−ティングをデポジット
し、パターンを定めて接触及び相互接続部を作る。メタ
ライズ・パターンがシリコン領域又はポリシリコンの様
な他の層に接触ずろ様な、厚手の絶縁層内の孔の垂直に
近い側壁で金属が簿くなる点で問題が起る。この様な側
壁又は表面に沿った同様な段で金属が一層薄くなると、
抵抗値が一層大きくなり、電気泳動による故障の傾向が
生ずる。従来、「リフロー」プロセスによって側壁の急
峻さを抑えていたが、この為には望ましくない高温作業
及び一層大きな形状が必要である。
アルミニウムの様な薄い金属］−ティングをデポジット
し、パターンを定めて接触及び相互接続部を作る。メタ
ライズ・パターンがシリコン領域又はポリシリコンの様
な他の層に接触ずろ様な、厚手の絶縁層内の孔の垂直に
近い側壁で金属が簿くなる点で問題が起る。この様な側
壁又は表面に沿った同様な段で金属が一層薄くなると、
抵抗値が一層大きくなり、電気泳動による故障の傾向が
生ずる。従来、「リフロー」プロセスによって側壁の急
峻さを抑えていたが、この為には望ましくない高温作業
及び一層大きな形状が必要である。
特に、１メガビツト又は４メガビツトのダイナミックＲ
ＡＭの様へＶＬＳＩ装置の入４法を縮めるには、１ミク
ロン規模又はそれ以下の形状を必要とするが、シリコン
の接触に対する良好なメタライズ部を形成する上で基本
的な問題が起る。関係のない構造に接近している度合は
、多重レベルの絶縁酸化物のりフロー又は他のどんな形
でも接点の縁に勾配をつけることが受入れることが出来
ない点に達している。然し、スパッタリングによるアル
ミニウムは、垂直接点の縁では許容し器い程薄い。この
問題を解決する為に、絶縁酸化物の下に抵抗値の小さい
材料を使い、一層簿手の酸化物層、従って一層小さい段
を使える様にすることや、段のカバーが一層よくなる様
な他の金属を使うことを含め−Ｃ，種・贅のブ）法が試
みられ゛（いる。こういう様な方式に伴う問題ｔよ、他
の金属を使うことによってどの様に改善しｃｔ＞、小さ
い寸法の接点の側壁上の−Ｍ薄手のメタライズ部にＪ、
す、長ＩＩの動作の後に故障が起ることである。
ＡＭの様へＶＬＳＩ装置の入４法を縮めるには、１ミク
ロン規模又はそれ以下の形状を必要とするが、シリコン
の接触に対する良好なメタライズ部を形成する上で基本
的な問題が起る。関係のない構造に接近している度合は
、多重レベルの絶縁酸化物のりフロー又は他のどんな形
でも接点の縁に勾配をつけることが受入れることが出来
ない点に達している。然し、スパッタリングによるアル
ミニウムは、垂直接点の縁では許容し器い程薄い。この
問題を解決する為に、絶縁酸化物の下に抵抗値の小さい
材料を使い、一層簿手の酸化物層、従って一層小さい段
を使える様にすることや、段のカバーが一層よくなる様
な他の金属を使うことを含め−Ｃ，種・贅のブ）法が試
みられ゛（いる。こういう様な方式に伴う問題ｔよ、他
の金属を使うことによってどの様に改善しｃｔ＞、小さ
い寸法の接点の側壁上の−Ｍ薄手のメタライズ部にＪ、
す、長ＩＩの動作の後に故障が起ることである。
問題点を１υ二乞ゐ塑工り叉、て８簑」）ｊ。
この発明の主な目的は、半導体集積回路に対】−る金属
接点をつける改良された方法を提供することである。別
の目的は、段及び接点用の孔で薄くなる問題を避ける様
にした、メタライズ・パターンを持つ改良された崖導体
装置を１￥供することである。別の目的は、段のカバー
を改善すると共に、半導体装置のメタライズ部の抵抗値
を一蹟小さくすることである。別の目的は、接点面積を
一展小さくすることが出来る様にすることにより、金属
パターンのピッチを一層小ざくする（金属線の間の間隔
を一層密にする）が出来る様にづ−る、接点をつける方
法を提供することである。こうして一層高い密度のＶＬ
ＳＩ装置が可能になる。
接点をつける改良された方法を提供することである。別
の目的は、段及び接点用の孔で薄くなる問題を避ける様
にした、メタライズ・パターンを持つ改良された崖導体
装置を１￥供することである。別の目的は、段のカバー
を改善すると共に、半導体装置のメタライズ部の抵抗値
を一蹟小さくすることである。別の目的は、接点面積を
一展小さくすることが出来る様にすることにより、金属
パターンのピッチを一層小ざくする（金属線の間の間隔
を一層密にする）が出来る様にづ−る、接点をつける方
法を提供することである。こうして一層高い密度のＶＬ
ＳＩ装置が可能になる。
この発明の１実施例では、半導体集積回路に対する金属
接点及び相互接続部が、段又は側壁のカバーをよくする
為に直接反応シリサイドを用いる方法によって形成され
る。チタン等の薄層をデボジツトシて、接点孔の中に入
り込む様にし、その後チタンの上にポリシリコンをデポ
ジットして、段又は開口の垂直側面を」−ティングする
。チタンの第２のＩＥ３をデポジットし、その後熱処理
によってシリサイドを形成し、導電性の側壁又はプラグ
を含むチタン・シリサイド層を作る。この後、金属接点
及び相互接続部が、段のカバーに頼らずに、直接反応シ
リサイドと係合する。
接点及び相互接続部が、段又は側壁のカバーをよくする
為に直接反応シリサイドを用いる方法によって形成され
る。チタン等の薄層をデボジツトシて、接点孔の中に入
り込む様にし、その後チタンの上にポリシリコンをデポ
ジットして、段又は開口の垂直側面を」−ティングする
。チタンの第２のＩＥ３をデポジットし、その後熱処理
によってシリサイドを形成し、導電性の側壁又はプラグ
を含むチタン・シリサイド層を作る。この後、金属接点
及び相互接続部が、段のカバーに頼らずに、直接反応シ
リサイドと係合する。
この発明に特有と考えられる新）児な特徴は特許請求の
範囲に記載しであるが、この発明自体並びにその他の特
徴及び利点は、以下図面について詳しく説明する所から
最もよく理解されよう。
範囲に記載しであるが、この発明自体並びにその他の特
徴及び利点は、以下図面について詳しく説明する所から
最もよく理解されよう。
実施例
最初に第１図乃至第４図について、係属中の米国待訂出
■１番号第６５９．６１０号に記載された金属シリコン
間接点を形成づる方法を説唱する。
■１番号第６５９．６１０号に記載された金属シリコン
間接点を形成づる方法を説唱する。
シリコン基数１０の［に、幾つかある内の任意の方法に
より、第１図に示１様に、酸ＩＬシリコン囮１１をデポ
ジットする。これから説明するＴ稈」；り前のプロセス
には、ポリシリ：］コン高融白金）沌等の他の層のデボ
ジツシ」ン及びパターニング等があってもよい。何れに
せよ、ＲＩＥのＬｍ ＜’に￥一方性エッチ方式ににす
、酸化物層１１内に垂直壁を持つ孔１２が形成される。
より、第１図に示１様に、酸ＩＬシリコン囮１１をデポ
ジットする。これから説明するＴ稈」；り前のプロセス
には、ポリシリ：］コン高融白金）沌等の他の層のデボ
ジツシ」ン及びパターニング等があってもよい。何れに
せよ、ＲＩＥのＬｍ ＜’に￥一方性エッチ方式ににす
、酸化物層１１内に垂直壁を持つ孔１２が形成される。
典型的には、厚さ約１ミクロンの酸化物層では、孔の幅
は約１ミでノロンであり、或いは１ミクロンよりＭＪ−
小さい場合の方が多い。
は約１ミでノロンであり、或いは１ミクロンよりＭＪ−
小さい場合の方が多い。
第２図に見られる様に、スパッタリングの様なデボジツ
ション方法を用いて、シリ」ン・スライス面の上にチタ
ンの第１苦１３をデポジットして、チタンが孔１２の底
と共に側壁を］−１−する様にする。チタンの厚さはス
ライスの頂部で約１．０００人であるが、孔の中ではそ
れより簿い。次に、やはり低湿プラズマ強化ＣＶ Ｄの
様な等方ヤ１デボジツション方法により、スライス面の
上に多結晶シリコン層をデポジツ１へして、孔の底並び
に側壁の上に、厚さ約１．５００．７’Ｊ至３，０００
人〇−様なコーティングを残づ−。ポリシリコンのＷ方
性エッチにより、側壁部分１４が残る。孔１２の底にあ
るチタン・コーディング１３が表面よりも一図薄手であ
ることにより、図面に見られる様に、ポリシリ：］コン
エッチがこのチタン及び若干のシリコン面を除くことが
ある。孔の底にあるチタンをこの様にエツチングするこ
とは、必要ではないが、有害ではない。エッチが更に選
択性があれば、こういうことｔま起らない。
ション方法を用いて、シリ」ン・スライス面の上にチタ
ンの第１苦１３をデポジットして、チタンが孔１２の底
と共に側壁を］−１−する様にする。チタンの厚さはス
ライスの頂部で約１．０００人であるが、孔の中ではそ
れより簿い。次に、やはり低湿プラズマ強化ＣＶ Ｄの
様な等方ヤ１デボジツション方法により、スライス面の
上に多結晶シリコン層をデポジツ１へして、孔の底並び
に側壁の上に、厚さ約１．５００．７’Ｊ至３，０００
人〇−様なコーティングを残づ−。ポリシリコンのＷ方
性エッチにより、側壁部分１４が残る。孔１２の底にあ
るチタン・コーディング１３が表面よりも一図薄手であ
ることにより、図面に見られる様に、ポリシリ：］コン
エッチがこのチタン及び若干のシリコン面を除くことが
ある。孔の底にあるチタンをこの様にエツチングするこ
とは、必要ではないが、有害ではない。エッチが更に選
択性があれば、こういうことｔま起らない。
次に第３図について説明すると、スパッタリングの様な
等方性方法により、（頂部で約１．５００人の厚さにな
るまで）チタンの第２層１５をデポジットして、それが
孔の底と共に側壁を］−卜する様にする。次にスライス
を約６７５℃に１／２乃至１時間加熱して、チタンがシ
リコン（単結晶又は多結晶）と接触している所では、何
処でもシリサイドを形成する。このシリサイド化作業の
後、ビランハ（硫酸と過酸化水素の溶液）の様なエツ′
ｆ−セントによってチタンの望ましくない残渣を除去す
る。これによって酸化シリコン１１からこの他の反応し
たチタン化合物（窒化及び酸化チタン）が除去されるが
、孔の中のチタン・シリサイドは除去されない。このシ
リサイドの形成は実際に形成路の若干の物理的な再分布
をも（１ない、この為、この方法はＪ−ボジツ］−・フ
ィルムの良好な段のカバー（５ｔｅｐ ｃｏｖｅｒａす
ｅ）を必要どしない。
等方性方法により、（頂部で約１．５００人の厚さにな
るまで）チタンの第２層１５をデポジットして、それが
孔の底と共に側壁を］−卜する様にする。次にスライス
を約６７５℃に１／２乃至１時間加熱して、チタンがシ
リコン（単結晶又は多結晶）と接触している所では、何
処でもシリサイドを形成する。このシリサイド化作業の
後、ビランハ（硫酸と過酸化水素の溶液）の様なエツ′
ｆ−セントによってチタンの望ましくない残渣を除去す
る。これによって酸化シリコン１１からこの他の反応し
たチタン化合物（窒化及び酸化チタン）が除去されるが
、孔の中のチタン・シリサイドは除去されない。このシ
リサイドの形成は実際に形成路の若干の物理的な再分布
をも（１ない、この為、この方法はＪ−ボジツ］−・フ
ィルムの良好な段のカバー（５ｔｅｐ ｃｏｖｅｒａす
ｅ）を必要どしない。
第４図に示ず様に、デポジットしてパターンを定めた金
属層１６（例えばアルミニウム）が、孔１２の側壁上に
出来たチタン・シリザイド７／ポリシリコン構造の頂部
区域１７と接触する。１１坦な而の上の厚さは孔の中よ
りもずっと大きい。段のカバーが不適切であっても問題
ではない。金属１６が段の所で薄くなって、孔の底に対
して抵抗値の小さい接続部を作らなくても、ｇ重壁の為
に問題にはならない。
属層１６（例えばアルミニウム）が、孔１２の側壁上に
出来たチタン・シリザイド７／ポリシリコン構造の頂部
区域１７と接触する。１１坦な而の上の厚さは孔の中よ
りもずっと大きい。段のカバーが不適切であっても問題
ではない。金属１６が段の所で薄くなって、孔の底に対
して抵抗値の小さい接続部を作らなくても、ｇ重壁の為
に問題にはならない。
ポリシリコン層は、単に側壁１４だけでなく、孔１２が
殆んどポリシリコンのプラグで埋められる様な形でデポ
ジットすることが出来る。チタン図１５はこの時化１２
内でシリコン基板１０と接触しない。然し、シリサイド
化したプラグが前と同じ様に作用する。この実施例が第
５図に示されでいる。
殆んどポリシリコンのプラグで埋められる様な形でデポ
ジットすることが出来る。チタン図１５はこの時化１２
内でシリコン基板１０と接触しない。然し、シリサイド
化したプラグが前と同じ様に作用する。この実施例が第
５図に示されでいる。
この発明の別の実施例では、金属１Ｇをデボジツ１−す
る前に、スライスの上面全体の上に直接反応チタン・シ
リサイド層を形成する。この実施例の方法は、多結晶シ
リコン層をデポジットするまで、即ち、第２図の異方性
エッヂＴ程の直前までは、前に述べたのど同じである。
る前に、スライスの上面全体の上に直接反応チタン・シ
リサイド層を形成する。この実施例の方法は、多結晶シ
リコン層をデポジットするまで、即ち、第２図の異方性
エッヂＴ程の直前までは、前に述べたのど同じである。
第６図に示す様に、多結晶シリコン看をエツチングづる
代りに、その上にチタン層をデボジノ１−シ、こうして
チタン１３、ポリシリコン１８及びチタンのサンドイッ
チ形の層が作られる。これらの層の厚さ並びにデボジツ
ション方法は前と同じであり、サンドイッチ庖を同じ熱
処理にか（」て、チタン及びポリシリコンを直接反応さ
せ、第７図に示す様なチタン・シリサイドの同形層２０
を作る。孔の中にあるポリシリコン１８の等方性デボジ
ツシ〕ンの為、並びにシリサイド化反応の間に起る形成
図の物理的なり１分イｌｉの為、この方法はデポジット
された被膜の良好４１段のカバーに頼らない。反応で表
面に形成された残渣のチタン化合物〈チタン・シリサイ
ド化外〉を除く為の帰除用のエッチの後、メタライズ層
１６を前と同じ様にデポジットし、スライスの」二面全
体を覆う。このアルミニウム判自体の良好な段のカバー
も必要がない。前と同じ様に積上げられた側壁によって
良好な電気接続が出来る。アルミニウム１６及びシリサ
イド２０のバターニングの後、この結果得られた構造が
第８図に示されており、これはチタン・シリサイドが、
接点孔の中だけでなく、全ての接点及び相方接続区域の
下にあることを別とすれば、第４図と同じである。チタ
ン・シリサ・イドは、金属のエツチングに普通便われる
幾つかの同じプラズマ・エッチ方法で工゛ソヂングされ
るから、シリサイド層２０はメタライズのｆａｆｆｌね
の一部分として簡単にエツチングすることが出来る。
代りに、その上にチタン層をデボジノ１−シ、こうして
チタン１３、ポリシリコン１８及びチタンのサンドイッ
チ形の層が作られる。これらの層の厚さ並びにデボジツ
ション方法は前と同じであり、サンドイッチ庖を同じ熱
処理にか（」て、チタン及びポリシリコンを直接反応さ
せ、第７図に示す様なチタン・シリサイドの同形層２０
を作る。孔の中にあるポリシリコン１８の等方性デボジ
ツシ〕ンの為、並びにシリサイド化反応の間に起る形成
図の物理的なり１分イｌｉの為、この方法はデポジット
された被膜の良好４１段のカバーに頼らない。反応で表
面に形成された残渣のチタン化合物〈チタン・シリサイ
ド化外〉を除く為の帰除用のエッチの後、メタライズ層
１６を前と同じ様にデポジットし、スライスの」二面全
体を覆う。このアルミニウム判自体の良好な段のカバー
も必要がない。前と同じ様に積上げられた側壁によって
良好な電気接続が出来る。アルミニウム１６及びシリサ
イド２０のバターニングの後、この結果得られた構造が
第８図に示されており、これはチタン・シリサイドが、
接点孔の中だけでなく、全ての接点及び相方接続区域の
下にあることを別とすれば、第４図と同じである。チタ
ン・シリサ・イドは、金属のエツチングに普通便われる
幾つかの同じプラズマ・エッチ方法で工゛ソヂングされ
るから、シリサイド層２０はメタライズのｆａｆｆｌね
の一部分として簡単にエツチングすることが出来る。
デボジツ１−されたポリシリコンが第５図の様に孔１２
を埋める傾向を持つ場合、第６図乃至第８図の実施例の
方法も同じ様に使う口とが出来る。。
を埋める傾向を持つ場合、第６図乃至第８図の実施例の
方法も同じ様に使う口とが出来る。。
この発明を実施例について説明したが、この説明はこの
発明を制約するものと解してはならない。
発明を制約するものと解してはならない。
当業考には、以上の説明から、この発明の図示の実施例
に対する種々の変更並びにその他の実施例が容易に考え
られにう。従って、特許請求の範囲は、この弁明の範囲
内に含まれるこの様な全ての変更を包括するものである
ことを承知されたい。
に対する種々の変更並びにその他の実施例が容易に考え
られにう。従って、特許請求の範囲は、この弁明の範囲
内に含まれるこの様な全ての変更を包括するものである
ことを承知されたい。
以上の説明に関連して更に下記の項を開示する。
（１） 半導体本体の面に該面上の絶縁層内の開口を
介して接点をつける方法に於て、前記面に導電材料の薄
層をデポジットして前記開口内にある半導体本体を覆う
と共に、前記絶縁層及び前記開口の側壁をし覆い、前記
導電材料の薄層の上に、前記絶縁層の上及び前記側壁の
上を伸びる半導体材料の層をデポジットし、該半導体材
料の層の上に、前記絶縁材料の上並びに側壁上を開口内
まで連続的に伸びる導電材料の別の薄層をデポジットし
、前記導電材料の薄層を半導体材料と反応させ、前記絶
縁層の上に金属層をデポジットして前記開口にある反応
した導電材料及び半導体材料に接点をつける工程を含む
Ｉｊ法。
介して接点をつける方法に於て、前記面に導電材料の薄
層をデポジットして前記開口内にある半導体本体を覆う
と共に、前記絶縁層及び前記開口の側壁をし覆い、前記
導電材料の薄層の上に、前記絶縁層の上及び前記側壁の
上を伸びる半導体材料の層をデポジットし、該半導体材
料の層の上に、前記絶縁材料の上並びに側壁上を開口内
まで連続的に伸びる導電材料の別の薄層をデポジットし
、前記導電材料の薄層を半導体材料と反応させ、前記絶
縁層の上に金属層をデポジットして前記開口にある反応
した導電材料及び半導体材料に接点をつける工程を含む
Ｉｊ法。
（２１＋１１項に記載した方法に於て、前記導電材料が
高融点金属であり、前記半導体材料がシリコンである方
法。
高融点金属であり、前記半導体材料がシリコンである方
法。
（３１（２１項に記載した方法に於て、前記半導体材料
のべが多結晶シリＴ−１ンＣ−あり、前記絶縁層り一酸
化シリコンである方法。
のべが多結晶シリＴ−１ンＣ−あり、前記絶縁層り一酸
化シリコンである方法。
［４） ＋３１項に記載した方法に於て、前記高融点
金属がチタンである方法。
金属がチタンである方法。
（５） 半導体本体の而に、該面上の絶縁層内の段の
上を伸びる金属接続部を作る方法に於て、前記面の上に
導電材料の第１層をデポジットして半導体本体を覆うと
共に、前記絶縁層及び段の側壁を覆い、前記面及び前記
側壁の上で前記導電材料の第１層の上に半導体材料の層
をデポジットし、該半導体材料の層の上に、前記段を横
切って連続的に伸びる前記導電材料の第２層をデポジッ
トし、前記導電材料を前記半導体材料と反応させ、前記
面上に導体をデポジットして前記段の所で反応した導電
材料及び半導体材料と係合させる工程を含む方法。
上を伸びる金属接続部を作る方法に於て、前記面の上に
導電材料の第１層をデポジットして半導体本体を覆うと
共に、前記絶縁層及び段の側壁を覆い、前記面及び前記
側壁の上で前記導電材料の第１層の上に半導体材料の層
をデポジットし、該半導体材料の層の上に、前記段を横
切って連続的に伸びる前記導電材料の第２層をデポジッ
トし、前記導電材料を前記半導体材料と反応させ、前記
面上に導体をデポジットして前記段の所で反応した導電
材料及び半導体材料と係合させる工程を含む方法。
＋６１ （５１項に記載した方法に於て、前記導電材
料が高融点金属であり、前記半導体材料がシリコンであ
る方法。
料が高融点金属であり、前記半導体材料がシリコンであ
る方法。
ｔ７） ｔＥｊ項に記載した方法に於て、前記半導体
材料の層が多結晶シリコンであり、前記絶縁層が酸化シ
リコンである方法。
材料の層が多結晶シリコンであり、前記絶縁層が酸化シ
リコンである方法。
＋１１１１ ＋７ｊ項に記載した方法に於て、前記高
融点金属がチタンである方法。
融点金属がチタンである方法。
（９１（５１項に記載した方法に於て、前記導電材料が
チタンであり、前記半導体材料がシリコンである方法。
チタンであり、前記半導体材料がシリコンである方法。
側面断面図、第６図９第８図はこの発明に従つ装；Ｎの
側面図である。
側面図である。
主な符号の説明
１０：シリコン基板
１に酸化シリコン層
１２：孔
１３：チタンの第１層
１４：多結晶シリコン層
１５：チタンの第２層
１６：金属層
Claims (1)
- 【特許請求の範囲】 半導体の面に面上の絶縁層内の開口を介して接触を形成
する方法に於て、 前記面に導電材料の薄層をデポジットして前記開口内に
ある半導体本体を覆うと共に、前記絶縁層及び前記開口
の側壁をも覆う工程と、 前記絶縁層の上及び前記側壁の上に延在する前記導電材
料の薄層の上に、半導体材料の層をデポジットする工程
と、 前記半導体材料の層の上に導電材料の別の薄層をデポジ
ットし、前記絶縁材料の上並びに側壁を下つて開口内ま
で連続的に伸びるようにする工程と、 前記導電材料の薄層を半導体材料と反応させる工程と、 前記絶縁層の上に金属層をデポジットして前記開口にあ
る反応した導電材料及び半導体材料に接触を形成する工
程と、 を含む半導体面に接触を形成する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US774675 | 1985-09-11 | ||
| US06/774,675 US4751198A (en) | 1985-09-11 | 1985-09-11 | Process for making contacts and interconnections using direct-reacted silicide |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62112323A true JPS62112323A (ja) | 1987-05-23 |
| JPH07120637B2 JPH07120637B2 (ja) | 1995-12-20 |
Family
ID=25101930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61211836A Expired - Lifetime JPH07120637B2 (ja) | 1985-09-11 | 1986-09-10 | 半導体面に接触を形成する方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4751198A (ja) |
| JP (1) | JPH07120637B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61214427A (ja) * | 1985-03-19 | 1986-09-24 | Nippon Gakki Seizo Kk | 半導体装置の電極形成法 |
| US4822749A (en) * | 1987-08-27 | 1989-04-18 | North American Philips Corporation, Signetics Division | Self-aligned metallization for semiconductor device and process using selectively deposited tungsten |
| US4962414A (en) * | 1988-02-11 | 1990-10-09 | Sgs-Thomson Microelectronics, Inc. | Method for forming a contact VIA |
| GB2219434A (en) * | 1988-06-06 | 1989-12-06 | Philips Nv | A method of forming a contact in a semiconductor device |
| KR930004295B1 (ko) * | 1988-12-24 | 1993-05-22 | 삼성전자 주식회사 | Vlsi 장치의 n+ 및 p+ 저항영역에 저저항 접속방법 |
| US5443996A (en) * | 1990-05-14 | 1995-08-22 | At&T Global Information Solutions Company | Process for forming titanium silicide local interconnect |
| JP2598335B2 (ja) * | 1990-08-28 | 1997-04-09 | 三菱電機株式会社 | 半導体集積回路装置の配線接続構造およびその製造方法 |
| US5173450A (en) * | 1991-12-30 | 1992-12-22 | Texas Instruments Incorporated | Titanium silicide local interconnect process |
| US5313084A (en) * | 1992-05-29 | 1994-05-17 | Sgs-Thomson Microelectronics, Inc. | Interconnect structure for an integrated circuit |
| KR0138308B1 (ko) | 1994-12-14 | 1998-06-01 | 김광호 | 층간접촉구조 및 그 방법 |
| JPH09298238A (ja) * | 1996-05-08 | 1997-11-18 | Yamaha Corp | 配線形成方法 |
| US6140232A (en) * | 1999-08-31 | 2000-10-31 | United Microelectronics Corp. | Method for reducing silicide resistance |
| US8338265B2 (en) | 2008-11-12 | 2012-12-25 | International Business Machines Corporation | Silicided trench contact to buried conductive layer |
| CN107507773B (zh) * | 2016-06-14 | 2021-09-17 | 格科微电子（上海）有限公司 | 优化cmos图像传感器晶体管结构的方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5735318A (en) * | 1980-08-12 | 1982-02-25 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPS5789254A (en) * | 1980-11-25 | 1982-06-03 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS6010673A (ja) * | 1983-06-30 | 1985-01-19 | Fujitsu Ltd | 半導体装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3740835A (en) * | 1970-08-31 | 1973-06-26 | Fairchild Camera Instr Co | Method of forming semiconductor device contacts |
| US3918149A (en) * | 1974-06-28 | 1975-11-11 | Intel Corp | Al/Si metallization process |
| US4180596A (en) * | 1977-06-30 | 1979-12-25 | International Business Machines Corporation | Method for providing a metal silicide layer on a substrate |
| US4322453A (en) * | 1980-12-08 | 1982-03-30 | International Business Machines Corporation | Conductivity WSi2 (tungsten silicide) films by Pt preanneal layering |
| US4398341A (en) * | 1981-09-21 | 1983-08-16 | International Business Machines Corp. | Method of fabricating a highly conductive structure |
| US4507853A (en) * | 1982-08-23 | 1985-04-02 | Texas Instruments Incorporated | Metallization process for integrated circuits |
| US4545116A (en) * | 1983-05-06 | 1985-10-08 | Texas Instruments Incorporated | Method of forming a titanium disilicide |
-
1985
- 1985-09-11 US US06/774,675 patent/US4751198A/en not_active Expired - Lifetime
-
1986
- 1986-09-10 JP JP61211836A patent/JPH07120637B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5735318A (en) * | 1980-08-12 | 1982-02-25 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPS5789254A (en) * | 1980-11-25 | 1982-06-03 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS6010673A (ja) * | 1983-06-30 | 1985-01-19 | Fujitsu Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07120637B2 (ja) | 1995-12-20 |
| US4751198A (en) | 1988-06-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0264692B1 (en) | Method of forming a bridge contact | |
| JP2540024B2 (ja) | 金属配線のためのタングステンプラグの形成方法 | |
| JPS63205951A (ja) | 安定な低抵抗コンタクト | |
| JPS62112323A (ja) | 半導体面に接触を形成する方法 | |
| JP3022744B2 (ja) | 半導体装置及びその製造方法 | |
| JP3122845B2 (ja) | 半導体装置の金属配線形成方法 | |
| US5897359A (en) | Method of manufacturing a silicon/silicon germanium heterojunction bipolar transistor | |
| JPS63313837A (ja) | 埋込み多重レベル間相互接続体装置 | |
| JP2988413B2 (ja) | 半導体装置及びその製造方法 | |
| JP2008227532A (ja) | タングステン形成プロセス | |
| JPH04137622A (ja) | 半導体デバイスの製造方法 | |
| JPH06283613A (ja) | 半導体素子の金属コンタクト形成方法 | |
| US4884120A (en) | Semiconductor device and method for making the same | |
| JPH11509691A (ja) | 肉厚導体を有するモノリシックマイクロ波回路の製造方法 | |
| JP2519217B2 (ja) | 相互接続導体を形成する方法 | |
| KR20020002739A (ko) | 반도체 소자의 제조 방법 | |
| JPH0254960A (ja) | 半導体装置の製造方法 | |
| JP2806757B2 (ja) | 半導体装置の製造方法 | |
| JP2002016134A (ja) | 半導体装置の製造方法 | |
| JP3043493B2 (ja) | 半導体装置の製造方法 | |
| JPH0380533A (ja) | 半導体装置の製造方法 | |
| JPH01230269A (ja) | 半導体集積回路装置 | |
| JPH05226278A (ja) | 半導体装置の製造方法 | |
| JPS624317A (ja) | 半導体集積回路の製造方法 | |
| JPS60115265A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |