JPS62126685A - 半導体レ−ザの製造方法 - Google Patents
半導体レ−ザの製造方法Info
- Publication number
- JPS62126685A JPS62126685A JP26603085A JP26603085A JPS62126685A JP S62126685 A JPS62126685 A JP S62126685A JP 26603085 A JP26603085 A JP 26603085A JP 26603085 A JP26603085 A JP 26603085A JP S62126685 A JPS62126685 A JP S62126685A
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- JP
- Japan
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- layer
- insulating film
- conductivity type
- type semiconductor
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
- H01S5/22—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure
- H01S5/223—Buried stripe structure
- H01S5/2232—Buried stripe structure with inner confining structure between the active layer and the lower electrode
- H01S5/2234—Buried stripe structure with inner confining structure between the active layer and the lower electrode having a structured substrate surface
Landscapes
- Semiconductor Lasers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体レーザの製造方法に関する。
［従来の技術］
従来、低しきい値組流及び基本横モード動作を目的とし
て第２図に示すような半導体レーザが提案されている。
て第２図に示すような半導体レーザが提案されている。
図中１１は、基板である。基板１■の裏面側にはＰ側電
極１９が形成されている。基板１１の主面側には、所定
間隔を設けて２本の溝１０が互いに平行に形成されてい
る。溝１０間の領域を除いツブ層１７上には、ｎ側電極
１８が形成されている。
極１９が形成されている。基板１１の主面側には、所定
間隔を設けて２本の溝１０が互いに平行に形成されてい
る。溝１０間の領域を除いツブ層１７上には、ｎ側電極
１８が形成されている。
而して、このような半導体レーザの製造は、先ず、第３
図に示す如く、基板１１の主面側の所定領域に互いに平
行な２本の溝１０を形成したものを用意する。次いで、
基板１１の主面上に電流阻止層１２活性層１５の禁制帯
幅と等しいか或はこれより小さな幅の光吸収層１３、ク
ラッド層１４、活性層１５及びクラッド層１６を１回の
液相エピタキシャル成長にて順次積層形成する。然る後
、表裏面の電極１８゜１９を形成することにより半導体
レーザを得る。
図に示す如く、基板１１の主面側の所定領域に互いに平
行な２本の溝１０を形成したものを用意する。次いで、
基板１１の主面上に電流阻止層１２活性層１５の禁制帯
幅と等しいか或はこれより小さな幅の光吸収層１３、ク
ラッド層１４、活性層１５及びクラッド層１６を１回の
液相エピタキシャル成長にて順次積層形成する。然る後
、表裏面の電極１８゜１９を形成することにより半導体
レーザを得る。
［発明が解決しようとする問題点］
しかし、従来の半導体レーザの製造方法では、１回の液
相エピタキシャル成長法で電流阻止層１゛２１０の両端
部に熱変形か起き易い、その結果、素子の製造歩留りが
悪い問題があった。
相エピタキシャル成長法で電流阻止層１゛２１０の両端
部に熱変形か起き易い、その結果、素子の製造歩留りが
悪い問題があった。
［問題点を解決するための手段］
本発明は、第１導電型の半導体基板の所定領域に互いに
平行な２本の溝を形成する工程と、該２本の溝に挟まれ
たストライプ状領域に絶縁膜を形成する工程と、該絶縁
膜上を除いて前記半導体基板の露出表面及び前記溝上に
第２導電型半導体層、第１導電型半導体層を順次積層す
る工程と、前記絶縁膜を除去した後、前記溝上に第２導
電型半導体層、第１導電型半導体層上に少なくとも第１
導電型クラッド層、前記第１導電型半導体層の禁制帯幅
より大きいかそれと等しい禁制帯幅を有する活性層、第
２導電型のクラッド層を順次積層する工程とを具備する
半導体レーザの製造方法である。
平行な２本の溝を形成する工程と、該２本の溝に挟まれ
たストライプ状領域に絶縁膜を形成する工程と、該絶縁
膜上を除いて前記半導体基板の露出表面及び前記溝上に
第２導電型半導体層、第１導電型半導体層を順次積層す
る工程と、前記絶縁膜を除去した後、前記溝上に第２導
電型半導体層、第１導電型半導体層上に少なくとも第１
導電型クラッド層、前記第１導電型半導体層の禁制帯幅
より大きいかそれと等しい禁制帯幅を有する活性層、第
２導電型のクラッド層を順次積層する工程とを具備する
半導体レーザの製造方法である。
［作用］
本発明方法は、半導体基板に形成された２本の溝間のス
トライプ状領域を５ｉ０２膜等の絶縁膜で覆った状態で
電流阻止層となる第２導電型半導体層及び光吸収層とな
る第１導電型半導体層を順次形成する。次いで、絶縁膜
を除去してクラッド層等を順次形成する。このように複
数回の液層成長処理を行なうことによって成長層厚の面
内均一性を保ち、電流阻止層及び光吸収層を再現性良く
、形成する。その結果、素子の製造歩留りを高めること
ができるものである。
トライプ状領域を５ｉ０２膜等の絶縁膜で覆った状態で
電流阻止層となる第２導電型半導体層及び光吸収層とな
る第１導電型半導体層を順次形成する。次いで、絶縁膜
を除去してクラッド層等を順次形成する。このように複
数回の液層成長処理を行なうことによって成長層厚の面
内均一性を保ち、電流阻止層及び光吸収層を再現性良く
、形成する。その結果、素子の製造歩留りを高めること
ができるものである。
［実施例］
以下、本発明の実施例について図面を参照して説明する
。先ず、第１図（Ａ’）に示す如く、Ｐ型１ｎＰ（Ｚｎ
ドープ）単結晶からなる半導体基板１１」二に、プラズ
マＣＶ Ｄ （Ｃｈｃｎ＋ｊｃａｌ Ｖａｐｏ？
Ｄｅｐｏｓｉｔｉｏｎ）法により ５ｉ０２膜からなる
絶縁膜２０を形成する。
。先ず、第１図（Ａ’）に示す如く、Ｐ型１ｎＰ（Ｚｎ
ドープ）単結晶からなる半導体基板１１」二に、プラズ
マＣＶ Ｄ （Ｃｈｃｎ＋ｊｃａｌ Ｖａｐｏ？
Ｄｅｐｏｓｉｔｉｏｎ）法により ５ｉ０２膜からなる
絶縁膜２０を形成する。
次いで、これにフォトリソグラフィ及びブロムメタノー
ル溶液を用いた科学エツチングを施し、半導体基板１１
の所定領域に互いに平行な２本の溝１０を形成すると共
に、溝１０に挟まれたストライプ状領域２１上に絶縁膜
２０を残存させる。
ル溶液を用いた科学エツチングを施し、半導体基板１１
の所定領域に互いに平行な２本の溝１０を形成すると共
に、溝１０に挟まれたストライプ状領域２１上に絶縁膜
２０を残存させる。
次に、同図（Ｂ）に示す如く、半導体基板１１に ｎ−
ＩｎＰ （Ｔｅ ドープ）及びＰ−Ｇａ１ｎＡｓＰ
（λｇ＝１．３ｐ、Ｚｎドープ）の第１回目の液相成
長を施し、ｎ−１ｎＰにより電流阻止層１２となる第２
導電型半導体層を形成し、Ｐ−ＧａｌｎＡｓＰにより光
吸収層１３となる第１導電型半導体層を形成する。光吸
収層１３は、横モード安定化のためのものである。この
光吸収層１３の禁制帯幅は、後述する活性層１５の禁制
帯幅に等しいか、それよりも小さく設定する。この１回
目の液相エキタピシャル成長処理では、絶縁膜２０上に
は成長相は形成されず極めて良好な再現性の下で電流阻
止層１２及び光吸収層１３が形成される。
ＩｎＰ （Ｔｅ ドープ）及びＰ−Ｇａ１ｎＡｓＰ
（λｇ＝１．３ｐ、Ｚｎドープ）の第１回目の液相成
長を施し、ｎ−１ｎＰにより電流阻止層１２となる第２
導電型半導体層を形成し、Ｐ−ＧａｌｎＡｓＰにより光
吸収層１３となる第１導電型半導体層を形成する。光吸
収層１３は、横モード安定化のためのものである。この
光吸収層１３の禁制帯幅は、後述する活性層１５の禁制
帯幅に等しいか、それよりも小さく設定する。この１回
目の液相エキタピシャル成長処理では、絶縁膜２０上に
は成長相は形成されず極めて良好な再現性の下で電流阻
止層１２及び光吸収層１３が形成される。
次に、同図（Ｃ）に示す如く、絶縁膜２０を除去した後
、第２回目の液相成長を施し、ストライプ状領域２１及
び光吸収層１３上にＰ−１ｎＰ （Ｚｎドープ）から
なるクラッド層１４、ノンドープＧａ１ｎＡｓＰ （λ
ｇ＝１．３．ｃｍ）からなる活性層１５、ｎ−１ｎＰ
（Ｔｅドープ）からなるクラッド層１６及びｎ−Ｇａ
１ｎＡｓＰ （λｇ＝１，３ｐｍ、 Ｔｅドープ）か
らなるキャップ層１７を連続的に順次積層形成する。こ
の２回目の成長によって表面が完全に平坦な成長層が形
成される。
、第２回目の液相成長を施し、ストライプ状領域２１及
び光吸収層１３上にＰ−１ｎＰ （Ｚｎドープ）から
なるクラッド層１４、ノンドープＧａ１ｎＡｓＰ （λ
ｇ＝１．３．ｃｍ）からなる活性層１５、ｎ−１ｎＰ
（Ｔｅドープ）からなるクラッド層１６及びｎ−Ｇａ
１ｎＡｓＰ （λｇ＝１，３ｐｍ、 Ｔｅドープ）か
らなるキャップ層１７を連続的に順次積層形成する。こ
の２回目の成長によって表面が完全に平坦な成長層が形
成される。
然る後、半導体基板１１の裏面側を研磨して Ａｕ−Ｚ
ｎからなるＰ側電極１９を形成すると共に、キャップ層
１７上にＡｕ＝Ｓｎからなるｎ側電極１８を形成して半
導体レーザを得る。
ｎからなるＰ側電極１９を形成すると共に、キャップ層
１７上にＡｕ＝Ｓｎからなるｎ側電極１８を形成して半
導体レーザを得る。
このようにして製造された半導体レーザは、表面が完全
に平坦になっているためボンディング等の後の工程を極
めて容易に、かつ、円滑に行うことができる。また、電
流狭窄機構を内在しているため、全面に電極を設けるこ
とができ放熱特性を高めることができる。その結果、素
子特性及び歩留りの向」二を達成できるものである。
に平坦になっているためボンディング等の後の工程を極
めて容易に、かつ、円滑に行うことができる。また、電
流狭窄機構を内在しているため、全面に電極を設けるこ
とができ放熱特性を高めることができる。その結果、素
子特性及び歩留りの向」二を達成できるものである。
なお、実施例ではＰ型１ｎＰ基板を用いたが、本発明は
ｎ型１ｎＰ基板にも適用できることは勿論である。また
、実施例では活性層組成として波長１．３ｐ組成のＧａ
１ｎＡｓＰについて説明したが、当然ながら１．０〜１
．６ｐの所望の発光波長を自由に選択できるものである
。また、成長層の材質としては、Ｇａ１ｎＡｓＰ／Ｉｎ
Ｐの他にもＧａＡｌＡｓ／ＧａＡｓを適用できるもので
ある。
ｎ型１ｎＰ基板にも適用できることは勿論である。また
、実施例では活性層組成として波長１．３ｐ組成のＧａ
１ｎＡｓＰについて説明したが、当然ながら１．０〜１
．６ｐの所望の発光波長を自由に選択できるものである
。また、成長層の材質としては、Ｇａ１ｎＡｓＰ／Ｉｎ
Ｐの他にもＧａＡｌＡｓ／ＧａＡｓを適用できるもので
ある。
［発明の効果］
以」−説明した如く、本発明に係る半導体レーザ阻止層
及び光吸収層をレーザ構造の中に良好な再現性の下に作
り、完全に平坦な成長表面を得て素子の製造歩留りを向
上させることができるものである。
及び光吸収層をレーザ構造の中に良好な再現性の下に作
り、完全に平坦な成長表面を得て素子の製造歩留りを向
上させることができるものである。
第１図は、本発明方法を工程順に示す説明図、第２図は
、従来の半導体レーザの概略構成を示す説明図、第３図
は、従来の半導体レーザの問題点を示す説明図である。 】１・・・溝、１１・・・半導体基板、１２・・・電流
阻止層、１３・・・光吸収層、１４・・・クラッド層、
５・・・活性層、１６・・・クラッド層、１７・・・キ
ャップ層、１８・・・ｎ側電極１９・・・Ｐ側電極、２
０・・・絶縁膜、２１・・・ストライプ状領域。 ｓ１図 第３図
、従来の半導体レーザの概略構成を示す説明図、第３図
は、従来の半導体レーザの問題点を示す説明図である。 】１・・・溝、１１・・・半導体基板、１２・・・電流
阻止層、１３・・・光吸収層、１４・・・クラッド層、
５・・・活性層、１６・・・クラッド層、１７・・・キ
ャップ層、１８・・・ｎ側電極１９・・・Ｐ側電極、２
０・・・絶縁膜、２１・・・ストライプ状領域。 ｓ１図 第３図
Claims (1)
- 第１導電型の半導体基板の所定領域に互に平行な２本の
溝を形成する工程と、該２本の溝に挟まれたストライプ
状領域に絶縁膜を形成する工程と、該絶縁膜上を除いて
前記半導体基板の露出面及び前記溝上に第２導電型半導
体層、第１導電型半導体層を順次積相する工程と、前記
絶縁膜を除去した後、前記ストライプ状領域を含む前記
第１導電型半導体層上に少なくとも第１導電型クラッド
層、前記第１導電型半導体層の禁制帯幅より大きいかそ
れと等しい禁制帯幅を有する活性層、第２導電型のクラ
ッド層を順次積相する工程とを具備することを特徴とす
る半導体レーザの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26603085A JPS62126685A (ja) | 1985-11-28 | 1985-11-28 | 半導体レ−ザの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26603085A JPS62126685A (ja) | 1985-11-28 | 1985-11-28 | 半導体レ−ザの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62126685A true JPS62126685A (ja) | 1987-06-08 |
Family
ID=17425410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26603085A Pending JPS62126685A (ja) | 1985-11-28 | 1985-11-28 | 半導体レ−ザの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62126685A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023131742A1 (en) * | 2022-01-05 | 2023-07-13 | Modulight Corporation | Method for fabricating semiconductor device |
-
1985
- 1985-11-28 JP JP26603085A patent/JPS62126685A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023131742A1 (en) * | 2022-01-05 | 2023-07-13 | Modulight Corporation | Method for fabricating semiconductor device |
| US12170436B2 (en) | 2022-01-05 | 2024-12-17 | Modulight Oy | Method for fabricating semiconductor device |
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