JPS62128348A - 多重デ−タ入出力制御回路 - Google Patents
多重デ−タ入出力制御回路Info
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- JPS62128348A JPS62128348A JP60269143A JP26914385A JPS62128348A JP S62128348 A JPS62128348 A JP S62128348A JP 60269143 A JP60269143 A JP 60269143A JP 26914385 A JP26914385 A JP 26914385A JP S62128348 A JPS62128348 A JP S62128348A
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- circuit
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- 238000004891 communication Methods 0.000 claims abstract description 30
- 238000012545 processing Methods 0.000 claims abstract description 28
- 230000015654 memory Effects 0.000 claims abstract description 25
- 230000005540 biological transmission Effects 0.000 claims 1
- 230000006870 function Effects 0.000 claims 1
- 238000012546 transfer Methods 0.000 abstract description 7
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
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- 230000001360 synchronised effect Effects 0.000 description 2
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- Computer And Data Communications (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は中央処理回路（以下ｒｃＰＵＪという）相互間
のデータ入出力に関するものである。
のデータ入出力に関するものである。
ＣＰＵ相互間のデータ入出力を行うには、共有メモリを
使用するか又はバスを直接つなぎ合わすパラレルデータ
入出力法、あるいは送信側でパラレルデータをシリアル
データに変換し受信側でシリアルデータをパラレルデー
タに変換するシリアルデータ入出力法がある。ＣＰＵプ
ロセッサとシステムとの相互間が離れていたり、システ
ムの構造的な制限によりバスを結ぶことが困難である場
合には、シリアルデータ入出力法を用いるのが効果的で
あることが広く知られている。そして、ＣＰＵプロセッ
サの処理能力を上まわるデータ入出力を行う場合は、通
信制御用の手順を実行する通信制御回路（以下ｒＰｃｃ
Ｊという）とＣＰＵを介さずにメモリと２００間のデー
タ授受の制御を行う回路（以下ｒＤＭＡｃＪという）と
を結びつけ、ＣＰＵを介さずに連続したパラレルデータ
をシリアル変換してデータ入出力を行うシリアルデータ
入出力法が用いられている。
使用するか又はバスを直接つなぎ合わすパラレルデータ
入出力法、あるいは送信側でパラレルデータをシリアル
データに変換し受信側でシリアルデータをパラレルデー
タに変換するシリアルデータ入出力法がある。ＣＰＵプ
ロセッサとシステムとの相互間が離れていたり、システ
ムの構造的な制限によりバスを結ぶことが困難である場
合には、シリアルデータ入出力法を用いるのが効果的で
あることが広く知られている。そして、ＣＰＵプロセッ
サの処理能力を上まわるデータ入出力を行う場合は、通
信制御用の手順を実行する通信制御回路（以下ｒＰｃｃ
Ｊという）とＣＰＵを介さずにメモリと２００間のデー
タ授受の制御を行う回路（以下ｒＤＭＡｃＪという）と
を結びつけ、ＣＰＵを介さずに連続したパラレルデータ
をシリアル変換してデータ入出力を行うシリアルデータ
入出力法が用いられている。
上記ＤＭＡＣとＦＣＣとを結びつけたデータ入出力回路
は直接メモリとデータの授受を行うため、ＤＭＡＣがｐ
ｃｃとのデータ授受をする間、ｃｐＵは、バスの使用権
を持っていないので、プログラムの実行は行えない。そ
して、はとんどのＣＰＵがこの間プログラムの実行を一
時停止して断続的に処理を行っている。
は直接メモリとデータの授受を行うため、ＤＭＡＣがｐ
ｃｃとのデータ授受をする間、ｃｐＵは、バスの使用権
を持っていないので、プログラムの実行は行えない。そ
して、はとんどのＣＰＵがこの間プログラムの実行を一
時停止して断続的に処理を行っている。
複数のｐｃｃで同時にデータ入出力を行う時、それぞれ
のデータ入出力速度がＣＰＵの処理速度より十分遅い場
合は、ＣＰＵが時分割で各ｐｃｃとデータ授受を行い、
プログラムにより２００間の同期をとるか、又はＤＭＡ
Ｃをツリー状に構成し、その末端のＤＭＡＣとＰＣＣを
結びつけ、ＤＭＡＣにより同期をとる手段を用いている
。
のデータ入出力速度がＣＰＵの処理速度より十分遅い場
合は、ＣＰＵが時分割で各ｐｃｃとデータ授受を行い、
プログラムにより２００間の同期をとるか、又はＤＭＡ
Ｃをツリー状に構成し、その末端のＤＭＡＣとＰＣＣを
結びつけ、ＤＭＡＣにより同期をとる手段を用いている
。
〔発明が解決しようとする問題点〕
従来の方法においては、プログラムにより又はＤＭＡＣ
により、データ入出力中常に２００間の同期を制御する
必要がある。
により、データ入出力中常に２００間の同期を制御する
必要がある。
一回のデータ授受毎に別の入出力回路にバスの使用権を
変えて同時に複数のｐｃｃでデータ入出力を行う場合、
同時にデータ人出力を行える回路の数はデータ入出力速
度に反比例する。
変えて同時に複数のｐｃｃでデータ入出力を行う場合、
同時にデータ人出力を行える回路の数はデータ入出力速
度に反比例する。
−回のデータ入出力毎に別の入出力回路にバスの使用権
を変えた場合、同時にデータ入出力を行えるのは１台の
回路だけであり、他はバスの使用権を待たなければなら
ない。
を変えた場合、同時にデータ入出力を行えるのは１台の
回路だけであり、他はバスの使用権を待たなければなら
ない。
このように同時にデータ入出力が行えるのは限られた数
であり、２００間の同期をとる制御を必要とする欠点を
有する。さらにＤＭＡＣを用いて複数のＰＣＣが同時に
データ入出力を行った場合、ＣＰＵはほとんど停止した
ままの状態となり、処理能力を低下させてしまう。
であり、２００間の同期をとる制御を必要とする欠点を
有する。さらにＤＭＡＣを用いて複数のＰＣＣが同時に
データ入出力を行った場合、ＣＰＵはほとんど停止した
ままの状態となり、処理能力を低下させてしまう。
このような問題点を解決するために本発明は、各通信制
御回路をバスから切り離すバス遮断手段と、通信制御回
路側のバスに主メモリと連続したアドレスを持つ専用の
副メモリを含み通信制御回路が副メモリにアクセスする
場合には中央処理回路からの制御を受けずにアクセスで
きるように制御する制御手段と、各通信制御回路毎に設
けられたバス遮断手段を中央処理回路の処理動作に同期
するように制御する同期制御手段とを多重データ入出力
制御回路に設けるようにしたものである。
御回路をバスから切り離すバス遮断手段と、通信制御回
路側のバスに主メモリと連続したアドレスを持つ専用の
副メモリを含み通信制御回路が副メモリにアクセスする
場合には中央処理回路からの制御を受けずにアクセスで
きるように制御する制御手段と、各通信制御回路毎に設
けられたバス遮断手段を中央処理回路の処理動作に同期
するように制御する同期制御手段とを多重データ入出力
制御回路に設けるようにしたものである。
本発明においては、通信制御回路のデータ転送時、制御
手段は、バス遮断手段の通信制御回路側の占有されたバ
スを使って通信制御回路と副メモリ間のデータ授受を行
う。
手段は、バス遮断手段の通信制御回路側の占有されたバ
スを使って通信制御回路と副メモリ間のデータ授受を行
う。
本発明に係わる多重データ入出力制御回路の一実施例を
第１図に示す。第２図はＣＰＵ１から見たメモリマツプ
図である。
第１図に示す。第２図はＣＰＵ１から見たメモリマツプ
図である。
まず本回路の構成を第１図、第２図を用いて説明する。
本回路では、第２図に示すように、メモリは主メモリ３
と主メモリ３に続くアドレスを持つ副メモリ７〜９とか
ら成る。また本回路は、データ通信回線２０〜２２にデ
ータ入出力を行うＰＣＣ１３〜１５、ＣＰＵＩを介さず
にＰＣＣＩ３〜１５と副メモリ７〜９のデータ授受を制
御する制御手段としてのＤＭＡＣ１０〜１２、ＣＰＵＩ
からのバス１６をＰＣＣＩ３〜１５側のバス１７〜１９
から遮断するためのバス遮断手段としてのバス遮断回路
４〜６、ＤＭＡＣｌ０〜１２からのデータ入出力実行同
期信号ａ、ｂ、ｃによりｃｐＵｌの処理と同期をとって
バス遮断回路４〜６にバス遮断制御信号ｅ、ｆ、ｇを出
力する同期制御手段としてのバス遮断制御回路２から構
成される。
と主メモリ３に続くアドレスを持つ副メモリ７〜９とか
ら成る。また本回路は、データ通信回線２０〜２２にデ
ータ入出力を行うＰＣＣ１３〜１５、ＣＰＵＩを介さず
にＰＣＣＩ３〜１５と副メモリ７〜９のデータ授受を制
御する制御手段としてのＤＭＡＣ１０〜１２、ＣＰＵＩ
からのバス１６をＰＣＣＩ３〜１５側のバス１７〜１９
から遮断するためのバス遮断手段としてのバス遮断回路
４〜６、ＤＭＡＣｌ０〜１２からのデータ入出力実行同
期信号ａ、ｂ、ｃによりｃｐＵｌの処理と同期をとって
バス遮断回路４〜６にバス遮断制御信号ｅ、ｆ、ｇを出
力する同期制御手段としてのバス遮断制御回路２から構
成される。
次に、この回路の動作を第１図を用いて説明する。通常
ＣＰＵＩは、バス１６〜１９を通じて、すべてのメモリ
および回路にアクセス可能である。
ＣＰＵＩは、バス１６〜１９を通じて、すべてのメモリ
および回路にアクセス可能である。
ＰＣＣＩ３〜１５がデータの入出力を始める時、データ
入出力実行同期信号ａ、ｂ、ｃがＤＭＡＣ１０−１２か
らバス遮断制御回路２に出力される。
入出力実行同期信号ａ、ｂ、ｃがＤＭＡＣ１０−１２か
らバス遮断制御回路２に出力される。
バス遮断制御回路２は、ＤＭＡＣ１０〜１２とつながる
バス１７〜１９の副メモリ４〜６をＣＰＵ１がアクセス
している場合があるので、ＣＰＵ１の処理と同期させ、
データ入出力実行同期信号ａ、ｂ、ｃを出力したＤＭＡ
Ｃ１０〜１２とつながるバス１７〜１９とＣＰＵＩから
のバス１６との間に入っているバス遮断回路４〜６に対
し、／イス遮断制御信号ｅ、ｆ、ｇを出力する。
バス１７〜１９の副メモリ４〜６をＣＰＵ１がアクセス
している場合があるので、ＣＰＵ１の処理と同期させ、
データ入出力実行同期信号ａ、ｂ、ｃを出力したＤＭＡ
Ｃ１０〜１２とつながるバス１７〜１９とＣＰＵＩから
のバス１６との間に入っているバス遮断回路４〜６に対
し、／イス遮断制御信号ｅ、ｆ、ｇを出力する。
バス遮断回路４〜６は、バス遮断制御信号ｅ。
ｒ、ｇにより、ＰＣＣ１３〜１５例のバス１７〜１９を
ハイインピーダンスにする。そして、ＤＭＡＣｌ０〜１
２の制御により、ハイインピーダンスとなったハス１７
〜１９を使い、副メモリ７〜９とＰＣＣ１３〜１５との
データ授受を行い、ＰＣＣ１３〜１５はデータ通信回線
２０〜２２にデータ入出力を行う。
ハイインピーダンスにする。そして、ＤＭＡＣｌ０〜１
２の制御により、ハイインピーダンスとなったハス１７
〜１９を使い、副メモリ７〜９とＰＣＣ１３〜１５との
データ授受を行い、ＰＣＣ１３〜１５はデータ通信回線
２０〜２２にデータ入出力を行う。
一方、ＣＰＵＩは、バス遮断制御回路２からデータを受
は取り、データ入出力を行っているメモリと回路を知り
、そのメモリと回路をアクセスしないようにデータの入
出力を設定する。
は取り、データ入出力を行っているメモリと回路を知り
、そのメモリと回路をアクセスしないようにデータの入
出力を設定する。
データ入出力終了時には、ＤＭＡＣｌ０〜１２からのデ
ータ人出力実行同期信号ａ、ｂ、ｃにより、バス遮断制
御回路２が、遮断を解除するように、バス遮断回路４〜
６にバス遮断制御信号ｅ。
ータ人出力実行同期信号ａ、ｂ、ｃにより、バス遮断制
御回路２が、遮断を解除するように、バス遮断回路４〜
６にバス遮断制御信号ｅ。
「５ｇを出力し、ｃｐｕｉに解除データを知らせる。
以上説明したように本発明は、各通信制御回路をバスか
ら切り離すバス遮断手段と、通信制御回路側のバスに主
メモリと連続したアドレスを持つ専用の副メモリを含み
通信制御回路が副メモリにアクセスする場合には中央処
理回路からの制御を受けずにアクセスできるように制御
する制御手段と、各通信制御回路毎に設けられたバス遮
断手段を中央処理回路の処理動作に同期するように制御
する同期制御手段とを設けることにより、通常の場合、
中央処理回路はすべての回路およびメモリにアクセスす
ることができ、通信制御回路のデータ転送開始時、中央
処理回路の処理と同期をとってバス遮断手段によりバス
を中央処理回路から切り離すことができ、データ転送時
、バス遮断手段の通信制御回路側の占有されたバスを使
って制御手段により通信制御回路と副メモリ間のデータ
授受を行うことができるので、データ入出力を始める時
のみ中央処理回路と同期をとり、それ以降のデータ入出
力は全く他の回路との同期をとる必要がなく、制御手段
１通信制御回路がデータ入出力を行える最大のデータ人
出力速度までデータ入出力を行える効果がある。また、
中央処理回路は制御手段により停止させられないので、
データ入出力を行っている回路とメモリを除く回路とメ
モリにアクセス可能であり、処理能力の低下が起こらな
い効果がある。さらに、他の通信制御回路も同様の動作
を行うので、データ人出力を他の通信制御回路と同期を
とらずに同時に行える効果がある。
ら切り離すバス遮断手段と、通信制御回路側のバスに主
メモリと連続したアドレスを持つ専用の副メモリを含み
通信制御回路が副メモリにアクセスする場合には中央処
理回路からの制御を受けずにアクセスできるように制御
する制御手段と、各通信制御回路毎に設けられたバス遮
断手段を中央処理回路の処理動作に同期するように制御
する同期制御手段とを設けることにより、通常の場合、
中央処理回路はすべての回路およびメモリにアクセスす
ることができ、通信制御回路のデータ転送開始時、中央
処理回路の処理と同期をとってバス遮断手段によりバス
を中央処理回路から切り離すことができ、データ転送時
、バス遮断手段の通信制御回路側の占有されたバスを使
って制御手段により通信制御回路と副メモリ間のデータ
授受を行うことができるので、データ入出力を始める時
のみ中央処理回路と同期をとり、それ以降のデータ入出
力は全く他の回路との同期をとる必要がなく、制御手段
１通信制御回路がデータ入出力を行える最大のデータ人
出力速度までデータ入出力を行える効果がある。また、
中央処理回路は制御手段により停止させられないので、
データ入出力を行っている回路とメモリを除く回路とメ
モリにアクセス可能であり、処理能力の低下が起こらな
い効果がある。さらに、他の通信制御回路も同様の動作
を行うので、データ人出力を他の通信制御回路と同期を
とらずに同時に行える効果がある。
第１図は本発明に係わる多重データ入出力制御回路の一
実施例を示す系統図、第２図はその回路を構成するメモ
リを中央処理回路から見たメモリマツプ図である。 １・・・・ＣＰＵ、２・・・・バス遮断制御回路、３・
・・・主メモリ、４〜６・・・・バス遮断回路、７〜９
・・・・副メモリ、１０〜１２・・・・ＤＭＡＣ１０〜
１２・・・・ｐｃｃ、ｔ６〜１９・・・・バス、２０〜
２２・・・・データ通信回線。
実施例を示す系統図、第２図はその回路を構成するメモ
リを中央処理回路から見たメモリマツプ図である。 １・・・・ＣＰＵ、２・・・・バス遮断制御回路、３・
・・・主メモリ、４〜６・・・・バス遮断回路、７〜９
・・・・副メモリ、１０〜１２・・・・ＤＭＡＣ１０〜
１２・・・・ｐｃｃ、ｔ６〜１９・・・・バス、２０〜
２２・・・・データ通信回線。
Claims (1)
- 中央処理回路と主メモリと各通信回線に接続された通信
制御回路とがバスにより接続されて一体として機能する
多重データ入出力制御回路において、各通信制御回路を
バスから切り離すバス遮断手段と、前記通信制御回路側
のバスに前記主メモリと連続したアドレスを持つ専用の
副メモリを含み前記通信制御回路が前記副メモリにアク
セスする場合には前記中央処理回路からの制御を受けず
にアクセスできるように制御する制御手段と、各通信制
御回路毎に設けられた前記バス遮断手段を前記中央処理
回路の処理動作に同期するように制御する同期制御手段
とを備え、前記複数の通信制御回路が同時に回線からの
データ受信要求を受けたり同時に回線へのデータ送信要
求を受けたりした場合でも並行処理が可能であることを
特徴とする多重データ入出力制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60269143A JPH0734189B2 (ja) | 1985-11-29 | 1985-11-29 | 多重データ入出力制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60269143A JPH0734189B2 (ja) | 1985-11-29 | 1985-11-29 | 多重データ入出力制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62128348A true JPS62128348A (ja) | 1987-06-10 |
| JPH0734189B2 JPH0734189B2 (ja) | 1995-04-12 |
Family
ID=17468282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60269143A Expired - Lifetime JPH0734189B2 (ja) | 1985-11-29 | 1985-11-29 | 多重データ入出力制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0734189B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5276845A (en) * | 1988-08-25 | 1994-01-04 | Yamaha Corporation | Apparatus with multiple buses for permitting concurrent access to a first memory by a processor while a DMA transfer is occurring between a second memory and a communications buffer |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56153422A (en) * | 1980-04-28 | 1981-11-27 | Fujitsu Ltd | Data processor |
-
1985
- 1985-11-29 JP JP60269143A patent/JPH0734189B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56153422A (en) * | 1980-04-28 | 1981-11-27 | Fujitsu Ltd | Data processor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5276845A (en) * | 1988-08-25 | 1994-01-04 | Yamaha Corporation | Apparatus with multiple buses for permitting concurrent access to a first memory by a processor while a DMA transfer is occurring between a second memory and a communications buffer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0734189B2 (ja) | 1995-04-12 |
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