JPS62143464A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPS62143464A JPS62143464A JP60283039A JP28303985A JPS62143464A JP S62143464 A JPS62143464 A JP S62143464A JP 60283039 A JP60283039 A JP 60283039A JP 28303985 A JP28303985 A JP 28303985A JP S62143464 A JPS62143464 A JP S62143464A
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- Japan
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- electrode
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- Pending
Links
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Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体素子の製造方法に関し、特にバイポーラ
トランジスタの製造方法に関するものである。
トランジスタの製造方法に関するものである。
（従来の技術）
バイポーラ・トランジスタにおいて、ベース電極をエミ
ッタ電極の近くに形成することによって素子の性能は太
きく向上される。しかし従来は、エミッタ電極とベース
電極が別々に形成されていたのでこれらの電極間の距離
を大きくせざるを得なかった。最近、文献電子通信学会
総合大会予稿集（昭和６０年春）第２−３７０頁及び第
２−３７１頁にセルファライン・ヘテロ接合パイポーラ
トランジスタが記載されている。そこでは、ベース電極
を形成する際、（エミッタ電極の・ぐターン体を有した
ＳｉＮｘ膜をマスクとした）反応性イオンエツチング技
術によってベース層を露出し、残されたエミッタ層の側
壁をＳｉＯ□で覆う。このＳ ｉＯ２膜をエミッタ層ベ
ース電極間の范縁膜として使いベース電極を形成する。
ッタ電極の近くに形成することによって素子の性能は太
きく向上される。しかし従来は、エミッタ電極とベース
電極が別々に形成されていたのでこれらの電極間の距離
を大きくせざるを得なかった。最近、文献電子通信学会
総合大会予稿集（昭和６０年春）第２−３７０頁及び第
２−３７１頁にセルファライン・ヘテロ接合パイポーラ
トランジスタが記載されている。そこでは、ベース電極
を形成する際、（エミッタ電極の・ぐターン体を有した
ＳｉＮｘ膜をマスクとした）反応性イオンエツチング技
術によってベース層を露出し、残されたエミッタ層の側
壁をＳｉＯ□で覆う。このＳ ｉＯ２膜をエミッタ層ベ
ース電極間の范縁膜として使いベース電極を形成する。
その後ベース電極を絶縁体で埋め込み、エミッタ層上の
不用な物質を除去し、このエミッタ層上にエミッタ電極
を形成する。
不用な物質を除去し、このエミッタ層上にエミッタ電極
を形成する。
このようにして、セルファライン的にベース電極を形成
している。これによって、ベース電極とエミッタ電極の
距離は縮められる。
している。これによって、ベース電極とエミッタ電極の
距離は縮められる。
（発明が解決しようとする問題点）
しかしながら、この方法ではベース電極を形成するまで
の工数とその後のエミッタ電極形成に及ぶ工数が罹めて
多く、かつ複雑なものになるという問題点がある。
の工数とその後のエミッタ電極形成に及ぶ工数が罹めて
多く、かつ複雑なものになるという問題点がある。
程
この発明は以上述べた工数の多さと、■参の複雑さを除
去し、少ない工数と簡単な工程で高性能のバイポーラト
ランジスタをセルファライン技術で製造する方法を提供
することを目的とする。
去し、少ない工数と簡単な工程で高性能のバイポーラト
ランジスタをセルファライン技術で製造する方法を提供
することを目的とする。
（問題点を解決するだめの手段）
本発明は前記問題点を解決するために、表面から順にエ
ミッタ層、ベース層及びコレクタ層が形成された半導体
基体を準備し、前記エミッタ層上にエミッタ電極を・母
ターン形成し、前記エミッタ電極をマスクとしてウェッ
トエツチングを行うことによシ前記エミクタ電極下の一
部を含む前記エミッタ層を除去すると共に前記ベース層
を露出し、前記基体表面垂直方向から金属を堆積させる
ことによって前記エミッタ層に微小間隔を有して離間し
たベース電極を前記ベース電電層上に形成し、しかる後
、前記コレクタ層に接続したコレクタ電極を形成するも
のである。
ミッタ層、ベース層及びコレクタ層が形成された半導体
基体を準備し、前記エミッタ層上にエミッタ電極を・母
ターン形成し、前記エミッタ電極をマスクとしてウェッ
トエツチングを行うことによシ前記エミクタ電極下の一
部を含む前記エミッタ層を除去すると共に前記ベース層
を露出し、前記基体表面垂直方向から金属を堆積させる
ことによって前記エミッタ層に微小間隔を有して離間し
たベース電極を前記ベース電電層上に形成し、しかる後
、前記コレクタ層に接続したコレクタ電極を形成するも
のである。
（作用）
本発明によれば、以上説明したように、エミッタ電極を
マスクとしてウェットエツチングを行うことによシベー
ス層を露出すると共にエミッタ電量下のエミッタ層を一
部サイドエッチし、基体表面垂直方向から金属を堆積さ
せることによってセルファライン的にベース電極を形成
しているので、エミッタ層に微小間隔を有して離間した
ベース電極を容易に形成することができる。
マスクとしてウェットエツチングを行うことによシベー
ス層を露出すると共にエミッタ電量下のエミッタ層を一
部サイドエッチし、基体表面垂直方向から金属を堆積さ
せることによってセルファライン的にベース電極を形成
しているので、エミッタ層に微小間隔を有して離間した
ベース電極を容易に形成することができる。
（実施例）
第１図（、）〜（ｄ）は本発明の１実施例を説明するた
メツバイポーラトランジスタの断面図であり、以下図面
に沿って説明する。
メツバイポーラトランジスタの断面図であり、以下図面
に沿って説明する。
第１図（、）に示すように表面から順に、１は層型Ｇａ
Ａｓ層及びｎ型ｋＡＧａ Ａｓ層からなるエミッタ層で
あり、２はｐ型ＡｌＧａＡｓ層あるいはｐ型ＧａＡｓ層
からなるベース層であシ、３はｎ型ＧａＡｓ層及び計型
ＧａＡｓ層からなるコレクタ層であり、４は半絶縁性Ｇ
ａＡａあるいはｎ型ＧａＡｓの基板である。
Ａｓ層及びｎ型ｋＡＧａ Ａｓ層からなるエミッタ層で
あり、２はｐ型ＡｌＧａＡｓ層あるいはｐ型ＧａＡｓ層
からなるベース層であシ、３はｎ型ＧａＡｓ層及び計型
ＧａＡｓ層からなるコレクタ層であり、４は半絶縁性Ｇ
ａＡａあるいはｎ型ＧａＡｓの基板である。
まず、第１図（ａ）に示すように、エミッタ層１上にオ
ーミック接触をなすＡｕＧｅ ／ Ｎｉ ／ Ａｕのエ
ミッタ電極１１をリフトオフ法を用いてパターン形成す
る。次に第１図（ｂ）に示すように、このエミッタ電極
１１をマスクとして、ＮＨ４０Ｈ−Ｈ２０□・Ｈ２Ｏ系
のエツチング液を用いてウェットエッチすることにより
、ベース層２を露出すると共にオー・ぐ−ハング部分１
２を形成する。次に図示しないレノストを所定部分に形
成し、第１図（ｃ）に示すように、表面からオーミック
接触をなすＣｒＡｕを蒸着し前記レジストを除去するこ
とによりリフトオフして、セルファライン的にベース層
２上にベース電極１３をパターン形成する。しかる後、
第１図（ｄ）に示すように、ベース層２の所定領域を除
去することによシコレクタ層３を露出し、このコレクタ
層３上にコレクタ電極１４を形成することによって、バ
イポーラ・トランジスタが形成される。
ーミック接触をなすＡｕＧｅ ／ Ｎｉ ／ Ａｕのエ
ミッタ電極１１をリフトオフ法を用いてパターン形成す
る。次に第１図（ｂ）に示すように、このエミッタ電極
１１をマスクとして、ＮＨ４０Ｈ−Ｈ２０□・Ｈ２Ｏ系
のエツチング液を用いてウェットエッチすることにより
、ベース層２を露出すると共にオー・ぐ−ハング部分１
２を形成する。次に図示しないレノストを所定部分に形
成し、第１図（ｃ）に示すように、表面からオーミック
接触をなすＣｒＡｕを蒸着し前記レジストを除去するこ
とによりリフトオフして、セルファライン的にベース層
２上にベース電極１３をパターン形成する。しかる後、
第１図（ｄ）に示すように、ベース層２の所定領域を除
去することによシコレクタ層３を露出し、このコレクタ
層３上にコレクタ電極１４を形成することによって、バ
イポーラ・トランジスタが形成される。
尚、本発明の実施例において、オーパーツ・ング部分１
２の幅は、ウェットエツチングの深さと同じ程度となり
、エツチングの深さとオーバー・・ング部分１２の幅を
選ぶことによってベース電画１３の厚さとベース電極１
３ｍエミッタ層１間の距離を変えることができる。
２の幅は、ウェットエツチングの深さと同じ程度となり
、エツチングの深さとオーバー・・ング部分１２の幅を
選ぶことによってベース電画１３の厚さとベース電極１
３ｍエミッタ層１間の距離を変えることができる。
本発明の実施例によれば、エミッタ層ｌに微小間隔を有
して離間したベース電α１３が容易に形成テキ、パイポ
ー２トランジスタの性能を向上することができる。
して離間したベース電α１３が容易に形成テキ、パイポ
ー２トランジスタの性能を向上することができる。
（発明の効果）
以上、詳細に説明したように本発明によればウェットエ
ツチングによってできるオーバー／・ング構造を利用し
てセルファライン的にベース電唖ヲ形成するので極めて
簡単かつ少ない工程で、エミッタ電極に微小間隔を有し
て離間したベース電極が作成でき、更にセルファライン
的に電極を形成するので、電極と能動領域間の距離がマ
スク合わせの精度に左右されず、従って、高性能のバイ
ポーラ・トランジスタが均一性良く作成できる。
ツチングによってできるオーバー／・ング構造を利用し
てセルファライン的にベース電唖ヲ形成するので極めて
簡単かつ少ない工程で、エミッタ電極に微小間隔を有し
て離間したベース電極が作成でき、更にセルファライン
的に電極を形成するので、電極と能動領域間の距離がマ
スク合わせの精度に左右されず、従って、高性能のバイ
ポーラ・トランジスタが均一性良く作成できる。
第１図（、）〜（ｄ）は本発明の詳細な説明するための
バイポーラトランジスタの概略断面図である。 １・・・エミッタ層、２・・・ベース層、３・・・コレ
クタ層、４・・・基板、１１・・・エミンタ電極、１２
・・・オーバーハング部分、１３・・・ベース電極、１
４・・・コレクタ電極。 特許出願人 沖電気工業株式会社 本茫明。文局例を耽明ＴＥＡめの索シ折面図第１図
バイポーラトランジスタの概略断面図である。 １・・・エミッタ層、２・・・ベース層、３・・・コレ
クタ層、４・・・基板、１１・・・エミンタ電極、１２
・・・オーバーハング部分、１３・・・ベース電極、１
４・・・コレクタ電極。 特許出願人 沖電気工業株式会社 本茫明。文局例を耽明ＴＥＡめの索シ折面図第１図
Claims (1)
- 【特許請求の範囲】 表面から順にエミッタ層、ベース層及びコレクタ層が形
成された半導体基体を準備する工程と、前記エミッタ層
上にエミッタ電極をパターン形成する工程と、 前記エミッタ電極をマスクとしてウェットエッチングを
行うことにより前記エミッタ電極下の一部を含む前記エ
ミッタ層を除去すると共に前記ベース層を露出する工程
と、 前記基体表面垂直方向から金属を堆積させることによっ
て前記エミッタ層に微小間隔を有して離間したベース電
極を前記ベース電極層上に形成する工程と、 しかる後、前記コレクタ層に接続したコレクタ電極を形
成する工程とを備えてなることを特徴とする半導体素子
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60283039A JPS62143464A (ja) | 1985-12-18 | 1985-12-18 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60283039A JPS62143464A (ja) | 1985-12-18 | 1985-12-18 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62143464A true JPS62143464A (ja) | 1987-06-26 |
Family
ID=17660423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60283039A Pending JPS62143464A (ja) | 1985-12-18 | 1985-12-18 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62143464A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5039076A (ja) * | 1973-08-08 | 1975-04-10 | ||
| JPS60164358A (ja) * | 1984-02-06 | 1985-08-27 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1985
- 1985-12-18 JP JP60283039A patent/JPS62143464A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5039076A (ja) * | 1973-08-08 | 1975-04-10 | ||
| JPS60164358A (ja) * | 1984-02-06 | 1985-08-27 | Fujitsu Ltd | 半導体装置の製造方法 |
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