JPS62150769A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62150769A JPS62150769A JP60291399A JP29139985A JPS62150769A JP S62150769 A JPS62150769 A JP S62150769A JP 60291399 A JP60291399 A JP 60291399A JP 29139985 A JP29139985 A JP 29139985A JP S62150769 A JPS62150769 A JP S62150769A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/393—Body regions of DMOS transistors or IGBTs
Landscapes
- Bipolar Transistors (AREA)
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は電力用スイッチング素子として用いる電導度変
調型の半導体装置に関する。
調型の半導体装置に関する。
近年、電力用スイッチング素子として、絶縁ゲート型ト
ランジスタ、または電導度変調型ＭＯ５ＦＥＴなどと呼
ばれる素子が注目されている。
ランジスタ、または電導度変調型ＭＯ５ＦＥＴなどと呼
ばれる素子が注目されている。
この素子の基本構成を第２図に示す。この構造は、縦型
Ｄ Ｍ ＯＳといわれるパワーＭ ＯＳ Ｆ Ｅ Ｔの
ドレイン領域となるｎ゛層をｐ゛層に置き換えたものと
いうことができる。
Ｄ Ｍ ＯＳといわれるパワーＭ ＯＳ Ｆ Ｅ Ｔの
ドレイン領域となるｎ゛層をｐ゛層に置き換えたものと
いうことができる。
即ち、ｐ゛基板１（第１領域）の上に低不純物濃度のｎ
”層２を形成し、このｎ一層２の表面部に選択的に９層
３を、さらにこの９層３の表面部に選択的にｎ″暦４形
成し、９層３のｎ−５２とｎ゛層４挟まれた表面領域を
チャネル領域としてこの上にゲート絶ｉｔ膜５を介して
ゲート電極６を形成する。さらに、ｐ［３とｎ°層４に
またがるようにソース電極７を形成し、ドレイン電極８
を形成する。この素子の動作を以下説明する。
”層２を形成し、このｎ一層２の表面部に選択的に９層
３を、さらにこの９層３の表面部に選択的にｎ″暦４形
成し、９層３のｎ−５２とｎ゛層４挟まれた表面領域を
チャネル領域としてこの上にゲート絶ｉｔ膜５を介して
ゲート電極６を形成する。さらに、ｐ［３とｎ°層４に
またがるようにソース電極７を形成し、ドレイン電極８
を形成する。この素子の動作を以下説明する。
ソース電極７をアースし、ゲート電極６およびドレイン
電極８に正の電圧を加えると、ゲート電極６の直下の９
層３の表面部が反転してｎ型のチャ不ルができるために
、電流が流れる。このときにドレイン側ｐ°層１からｎ
一層２に少数キャリアの注入が起こることで電導度変調
の効果により、ｎ一層２の領域の抵抗を低くする。この
素子はオン状態で、このように低いオン抵抗を提供する
が、反面その構造から寄生サイリスク構造に基づくラッ
チングという現象が大きな欠点となっている。
電極８に正の電圧を加えると、ゲート電極６の直下の９
層３の表面部が反転してｎ型のチャ不ルができるために
、電流が流れる。このときにドレイン側ｐ°層１からｎ
一層２に少数キャリアの注入が起こることで電導度変調
の効果により、ｎ一層２の領域の抵抗を低くする。この
素子はオン状態で、このように低いオン抵抗を提供する
が、反面その構造から寄生サイリスク構造に基づくラッ
チングという現象が大きな欠点となっている。
次にラッチング現象について説明する。
第３図にこの素子の等価回路を示す。この素子中には２
つの寄生トランジスタＴｒ、、 Ｔｒ、が存在する。Ｔ
ｒ、、 Ｔｒ２によりできるサイリスクはＴｒ、の注入
効率α１とＴｒ２の注入効率α２の和がα１＋α２≧１
となったときにサイリスク機能によりラッチングしてし
まう。このように寄生のサイリスクがラッチングしてし
まうと、電流はチャネル領域以外の０層３の領域中を流
れるので、ゲート電圧による電流制御ができなくなる。
つの寄生トランジスタＴｒ、、 Ｔｒ、が存在する。Ｔ
ｒ、、 Ｔｒ２によりできるサイリスクはＴｒ、の注入
効率α１とＴｒ２の注入効率α２の和がα１＋α２≧１
となったときにサイリスク機能によりラッチングしてし
まう。このように寄生のサイリスクがラッチングしてし
まうと、電流はチャネル領域以外の０層３の領域中を流
れるので、ゲート電圧による電流制御ができなくなる。
このような現象を起きにくくするためには第３図に右け
る抵抗Ｒ６を小さくすることが有効である。すなわち抵
抗Ｒ１を下げることでα２を小さくでき、ラッチングし
にくい素子にすることが可能となる。そのためには、抵
抗Ｒ６は０層３の横方向に流れる電流の抵抗であるから
０層３を高不純物濃度にして抵抗を下げることが有効で
あるが、チャネル領域まで高不純物濃度にしてしまうと
ゲート閾１直電圧の上昇やオン抵抗の上昇などデメリッ
トも大きい。
る抵抗Ｒ６を小さくすることが有効である。すなわち抵
抗Ｒ１を下げることでα２を小さくでき、ラッチングし
にくい素子にすることが可能となる。そのためには、抵
抗Ｒ６は０層３の横方向に流れる電流の抵抗であるから
０層３を高不純物濃度にして抵抗を下げることが有効で
あるが、チャネル領域まで高不純物濃度にしてしまうと
ゲート閾１直電圧の上昇やオン抵抗の上昇などデメリッ
トも大きい。
これを解決する方法として第４図の絶縁ゲート型トラン
ジスタの断面図で示す構成のものが提案されている。こ
れによると、チャネル領域を覆わないようにｐ゛層１０
を０層３に重ねて形成することで、チャネル領域の不純
物濃度を上げることなく抵抗Ｒ１を低減することができ
る。しかし、この方法ではフォトエツチングの精度によ
って０層３とｐ″層１０との間隔が制限されてしまうの
で抵抗Ｒ６の低減には限界があった。
ジスタの断面図で示す構成のものが提案されている。こ
れによると、チャネル領域を覆わないようにｐ゛層１０
を０層３に重ねて形成することで、チャネル領域の不純
物濃度を上げることなく抵抗Ｒ１を低減することができ
る。しかし、この方法ではフォトエツチングの精度によ
って０層３とｐ″層１０との間隔が制限されてしまうの
で抵抗Ｒ６の低減には限界があった。
本発明は上記欠点を除去して、低いゲート閾値電圧と低
いオン電圧を維持しながら、十分に大きなラッチング電
流を可能にした電導度変調型の半導体装置を提供するこ
とを目的とする。
いオン電圧を維持しながら、十分に大きなラッチング電
流を可能にした電導度変調型の半導体装置を提供するこ
とを目的とする。
本発明は絶縁ゲート型トランジスタにおいて、０層３を
高不純物濃度にし、かつチャネル領域を低濃度にするこ
とにより、低いゲート閾値電圧と低いオン電圧を維持し
ながら、ラッチング電流を大きくしてゲート電圧により
電流制御能力を高めるものである。
高不純物濃度にし、かつチャネル領域を低濃度にするこ
とにより、低いゲート閾値電圧と低いオン電圧を維持し
ながら、ラッチング電流を大きくしてゲート電圧により
電流制御能力を高めるものである。
以下、本発明の一実施例を図面を用いて詳細に説明する
。
。
第１図、第５図は各々、本発明の半導体装置の異なる一
実施例の要部断面図であり、これを製造工程にそって説
明する。まず、第１図に示すようにｐ゛基板１に不純物
濃度がＩ ×１０”ｃｍ−’ ｎ一層２をイオン注入法
または気相成長法によって形成する。次にｎ一層２の表
面に１〜２μｍ厚程度で表面不純物濃度が８Ｘ１０１７
ｃｍ−３のｎ″層９イオン注入法または気相成長法によ
って形成する。次に選択拡散法によってドーズ■が３
ｘｌＱ”ａｔｏｍｓ／＋：ｆｆｌの条件でイオン注入し
５μ印程度の深さにドライブ拡散してρ゛層１１を形成
する。この段階で、チャネル領域がｐ型の導電型になり
、その表面不純物濃度を調べたところ２ ×１０１１０
ｌ７’程度であった。
実施例の要部断面図であり、これを製造工程にそって説
明する。まず、第１図に示すようにｐ゛基板１に不純物
濃度がＩ ×１０”ｃｍ−’ ｎ一層２をイオン注入法
または気相成長法によって形成する。次にｎ一層２の表
面に１〜２μｍ厚程度で表面不純物濃度が８Ｘ１０１７
ｃｍ−３のｎ″層９イオン注入法または気相成長法によ
って形成する。次に選択拡散法によってドーズ■が３
ｘｌＱ”ａｔｏｍｓ／＋：ｆｆｌの条件でイオン注入し
５μ印程度の深さにドライブ拡散してρ゛層１１を形成
する。この段階で、チャネル領域がｐ型の導電型になり
、その表面不純物濃度を調べたところ２ ×１０１１０
ｌ７’程度であった。
このような構成をとることでｎ゛層９不純物濃度と深さ
を変更すれば、チャネル領域の抵抗および深さを任意に
設定することが可能となる。
を変更すれば、チャネル領域の抵抗および深さを任意に
設定することが可能となる。
さらに、ｐ゛層１１の表面にｎ゛層４選択形成する。そ
してゲート絶縁膜５を形成し、ゲート絶縁膜５に選択的
に穴あけを行い、ｎ゛層４ｐ″層１１に共通のソース電
極６を形成し、ゲート絶縁膜５を介してゲート電極７を
形成する。最後にドレイン電極８を形成して完成する。
してゲート絶縁膜５を形成し、ゲート絶縁膜５に選択的
に穴あけを行い、ｎ゛層４ｐ″層１１に共通のソース電
極６を形成し、ゲート絶縁膜５を介してゲート電極７を
形成する。最後にドレイン電極８を形成して完成する。
第５図は、本発明の異なる実施例である。本実施例では
、ｐ“層１１のチャネル領域を覆わないようにｐ゛層ｌ
Ｏを選択的に形成している。これによってソース電極７
との接触部が低抵抗に維持できるために、オーミック接
触が良好になる。
、ｐ“層１１のチャネル領域を覆わないようにｐ゛層ｌ
Ｏを選択的に形成している。これによってソース電極７
との接触部が低抵抗に維持できるために、オーミック接
触が良好になる。
また、ｐ゛層ｌＯの深さをｐ゛層１１より深く設定する
ことで、オフ状態における電界集中を緩和てき、顔合り
耐圧の高い構造とすることができる。
ことで、オフ状態における電界集中を緩和てき、顔合り
耐圧の高い構造とすることができる。
本発明によれば、前述の２層３の抵抗Ｒｂを下げること
でラッチング電流の十分大きな素子をつくることができ
、ゲート電圧により制御できる電流の大きな素子とする
ことができる。
でラッチング電流の十分大きな素子をつくることができ
、ゲート電圧により制御できる電流の大きな素子とする
ことができる。
第１図は本発明の一実施例の電導度変調型絶縁ゲート型
トランジスタの要部断面図、第２図は従来の絶縁ゲート
型トランジスタの要部断面図、第３図は第２図のトラン
ジスタの等価回路図、第４図は従来の電導度変調型トラ
ンジスタの要部断面図、第５図は本発明の別の実施例を
示す図である。 １ｐ”基板（第１領域）、２ｎ一層（第２領域）、３９
層（第３領域）、４ｎ゛層（第４領域）、５ ゲート絶
縁膜、６ ゲート電極、７ ソース電極、８ ドレイン
電極、９−ｎ ’層、１ ｌｐ”層夷２図 糖３図 第５図 手続補正書（Ｏ力 昭和６１年４月３０日 特許庁−一灸一官 −宇−Ｒ喝１」廖−殿 （Δ１
、事件の表示 特願昭ｔｏ ２．〕／Ｘ３９９３、
補正をする者 １１４願人事件との関係 イ主 所 川、・−市川：、５、区＝１〕二「
、１田’−：Ｄ １号名 称 ｆ５２３）富士宣）、逮
株式会社住 所 川崎市川崎区［■辺新１１１１番
１号り、部上（こよりＪ）１勘１１する発明の数７、補
正の対象 虎記のＰ！羽のＨｕｍな工明の項補正の内容 １、明細書第３頁第１２行目に２ケ所「注入効率」とあ
るをそれぞれ「電流増幅率」と訂正する。
トランジスタの要部断面図、第２図は従来の絶縁ゲート
型トランジスタの要部断面図、第３図は第２図のトラン
ジスタの等価回路図、第４図は従来の電導度変調型トラ
ンジスタの要部断面図、第５図は本発明の別の実施例を
示す図である。 １ｐ”基板（第１領域）、２ｎ一層（第２領域）、３９
層（第３領域）、４ｎ゛層（第４領域）、５ ゲート絶
縁膜、６ ゲート電極、７ ソース電極、８ ドレイン
電極、９−ｎ ’層、１ ｌｐ”層夷２図 糖３図 第５図 手続補正書（Ｏ力 昭和６１年４月３０日 特許庁−一灸一官 −宇−Ｒ喝１」廖−殿 （Δ１
、事件の表示 特願昭ｔｏ ２．〕／Ｘ３９９３、
補正をする者 １１４願人事件との関係 イ主 所 川、・−市川：、５、区＝１〕二「
、１田’−：Ｄ １号名 称 ｆ５２３）富士宣）、逮
株式会社住 所 川崎市川崎区［■辺新１１１１番
１号り、部上（こよりＪ）１勘１１する発明の数７、補
正の対象 虎記のＰ！羽のＨｕｍな工明の項補正の内容 １、明細書第３頁第１２行目に２ケ所「注入効率」とあ
るをそれぞれ「電流増幅率」と訂正する。
Claims (1)
- 高不純物濃度で第１導電型の第１領域と、この領域上に
設けられた低不純物濃度で第２導電型の第２領域と、第
２領域表面部に選択的に形成された第１導電型の第３領
域と、第３領域表面部に選択的に形成された高不純物濃
度で第２導電型の第４領域を有し、前記第１領域表面に
ドレイン電極が形成され、前記第２領域と第４領域で挟
まれた第３領域表面近くをチャネル領域として、この上
に絶縁膜を介してゲート電極が形成され、前記第３領域
と第４領域表面に同時に接触するソース電極が形成され
た半導体装置において、チャネル領域の不純物濃度が第
３領域の他の部分よりも低濃度にされていることを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60291399A JPH07101737B2 (ja) | 1985-12-24 | 1985-12-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60291399A JPH07101737B2 (ja) | 1985-12-24 | 1985-12-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62150769A true JPS62150769A (ja) | 1987-07-04 |
| JPH07101737B2 JPH07101737B2 (ja) | 1995-11-01 |
Family
ID=17768393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60291399A Expired - Fee Related JPH07101737B2 (ja) | 1985-12-24 | 1985-12-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07101737B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6477173A (en) * | 1987-09-18 | 1989-03-23 | Nec Corp | Vertical mosfet |
| JPH01189174A (ja) * | 1988-01-23 | 1989-07-28 | Matsushita Electric Works Ltd | 二重拡散型電界効果半導体装置の製法 |
| JPH01253966A (ja) * | 1988-04-01 | 1989-10-11 | Nec Corp | 縦型電界効果トランジスタ |
| JPH01262668A (ja) * | 1988-04-13 | 1989-10-19 | Mitsubishi Electric Corp | 電界効果型半導体装置 |
| US4902636A (en) * | 1988-01-18 | 1990-02-20 | Matsushita Electric Works, Ltd. | Method for manufacturing a depletion type double-diffused metal-oxide semiconductor field effect transistor device |
| JPH02163974A (ja) * | 1988-12-16 | 1990-06-25 | Mitsubishi Electric Corp | 絶縁ゲート型バイポーラトランジスタおよびその製造方法 |
| JPH03129743A (ja) * | 1989-07-07 | 1991-06-03 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| WO1993012545A1 (fr) * | 1991-12-09 | 1993-06-24 | Nippondenso Co. Ltd. | Dispositif a semiconducteur a grille isolee verticale et procede pour sa fabrication |
| WO2005034246A1 (ja) * | 2003-10-03 | 2005-04-14 | National Institute Of Advanced Industrial Science And Technology | 炭化ケイ素半導体装置 |
| WO2011093473A1 (ja) * | 2010-01-29 | 2011-08-04 | 富士電機システムズ株式会社 | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58197771A (ja) * | 1982-04-05 | 1983-11-17 | ゼネラル・エレクトリツク・カンパニイ | 通電能力を改善した絶縁ゲ−ト整流器 |
-
1985
- 1985-12-24 JP JP60291399A patent/JPH07101737B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58197771A (ja) * | 1982-04-05 | 1983-11-17 | ゼネラル・エレクトリツク・カンパニイ | 通電能力を改善した絶縁ゲ−ト整流器 |
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| JPH03129743A (ja) * | 1989-07-07 | 1991-06-03 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| WO1993012545A1 (fr) * | 1991-12-09 | 1993-06-24 | Nippondenso Co. Ltd. | Dispositif a semiconducteur a grille isolee verticale et procede pour sa fabrication |
| US5545908A (en) * | 1991-12-09 | 1996-08-13 | Nippondenso Co., Ltd. | Vertical type insulated-gate semiconductor device |
| WO2005034246A1 (ja) * | 2003-10-03 | 2005-04-14 | National Institute Of Advanced Industrial Science And Technology | 炭化ケイ素半導体装置 |
| WO2011093473A1 (ja) * | 2010-01-29 | 2011-08-04 | 富士電機システムズ株式会社 | 半導体装置 |
| JPWO2011093473A1 (ja) * | 2010-01-29 | 2013-06-06 | 富士電機株式会社 | 半導体装置 |
| US9087893B2 (en) | 2010-01-29 | 2015-07-21 | Fuji Electric Co., Ltd. | Superjunction semiconductor device with reduced switching loss |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07101737B2 (ja) | 1995-11-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |