JPS62165360A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62165360A JPS62165360A JP61005044A JP504486A JPS62165360A JP S62165360 A JPS62165360 A JP S62165360A JP 61005044 A JP61005044 A JP 61005044A JP 504486 A JP504486 A JP 504486A JP S62165360 A JPS62165360 A JP S62165360A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体装置、特に、静電綺導トランジスタ
（Ｓ Ｉ Ｔ）から成る画集部と、ＭＯ８型電界効果ト
ランジスタ（ＭＯＳＦＥＴ）論理回路から成る信号走査
部（シフトレジスタ）とを同一基板上に集積した半導体
撮鐵装置の製造方法に関するものである。
（Ｓ Ｉ Ｔ）から成る画集部と、ＭＯ８型電界効果ト
ランジスタ（ＭＯＳＦＥＴ）論理回路から成る信号走査
部（シフトレジスタ）とを同一基板上に集積した半導体
撮鐵装置の製造方法に関するものである。
（従来技術）
従来の半導体撮画装置は、光噴出用のダイオードとスイ
ッチ用のＭＯＳＦＥＴにより画素部が構成されており、
この様なものにおいては、光検出はダイオードで行うた
めに感度が悪く、その上、ＭＯ８Ｆ’ＥＴｆスイッチン
グに用いているので、スイッチング雑音が信号に比べて
大きくなりがちで、Ｓ／Ｎが十分にとれにくかった。こ
れに対して、第１（￥１に示す様なＳＩＴ及びゲート′
容縫から成る画素部を有する高感度、高Ｓ／Ｎの半導体
撮呻装置の構造が特願昭５６−２０４６５６号で開示さ
れており、製造方法については特願昭５７−２１８５９
０号に開示されている。
ッチ用のＭＯＳＦＥＴにより画素部が構成されており、
この様なものにおいては、光検出はダイオードで行うた
めに感度が悪く、その上、ＭＯ８Ｆ’ＥＴｆスイッチン
グに用いているので、スイッチング雑音が信号に比べて
大きくなりがちで、Ｓ／Ｎが十分にとれにくかった。こ
れに対して、第１（￥１に示す様なＳＩＴ及びゲート′
容縫から成る画素部を有する高感度、高Ｓ／Ｎの半導体
撮呻装置の構造が特願昭５６−２０４６５６号で開示さ
れており、製造方法については特願昭５７−２１８５９
０号に開示されている。
（発明が解決しようとする問題点）
しかしながら、ＳＩＴから成る画素部とＭＯＳＦＥＴか
ら成る信号走査部とケ同−基板上に内装置した高速、高
感度の半導体撮障装置を、工程数が少なく、歩留りが良
く、高隼檀度で製造する有効な方法は未だ提案されてい
がい。
ら成る信号走査部とケ同−基板上に内装置した高速、高
感度の半導体撮障装置を、工程数が少なく、歩留りが良
く、高隼檀度で製造する有効な方法は未だ提案されてい
がい。
本発明は、このような問題点を解決（７、ＳＩＴから成
る画素部とＭＯＳＦＥＴによる走★回路から成る信号走
査部とを同一基板上に集積化し、これをより峡適化した
新規な製造方法を提供することを目的とする。
る画素部とＭＯＳＦＥＴによる走★回路から成る信号走
査部とを同一基板上に集積化し、これをより峡適化した
新規な製造方法を提供することを目的とする。
（問題点を解決するための手段）
本発明の概要を第２図を用いて述べる。
（ａｌ、ゲート酸化膜（第２図（ａｌの※部）上に第１
層目のＮ＋ 多結晶シリコンにてＭＯＳＦＥＴの自己整
合ゲート部■、及び、ＳＩＴのキャパシタ電極０を形成
する。
層目のＮ＋ 多結晶シリコンにてＭＯＳＦＥＴの自己整
合ゲート部■、及び、ＳＩＴのキャパシタ電極０を形成
する。
（ｂｌ、ゲート酸化ＩＩＩｆ開口後、第２＃目のＭ多結
晶シリコンからの拡散によりＭＯＳＦＥＴのソース、ド
レイン◎、■、ＳＩＴのソース部■を形成し、各電極間
の配線を施す。
晶シリコンからの拡散によりＭＯＳＦＥＴのソース、ド
レイン◎、■、ＳＩＴのソース部■を形成し、各電極間
の配線を施す。
（ｃ）、さらに、ＭＯＳＦＥＴのゲート端よりソース、
ドレイン部までの領域に低濃度ドレイン（ＬＤＤ）領域
０、■を、イオン注入にて形成する。
ドレイン部までの領域に低濃度ドレイン（ＬＤＤ）領域
０、■を、イオン注入にて形成する。
（ｄ）、上記（ｅ）の工程のかわυに、ＭＯ８ＦＥＴゲ
ート両側のＳｉＯ□を自己整合的にエツチング除去Ｌ＊
ｆｆ１ｌＣ１Ｐ又ＦｉＡ８）”−７’５ｉＱ２ｆｃ Ｖ
ＤＫＴ被着させ、このｊ−からの拡散によりＬＤＤ領域
を形成することも可能である。
ート両側のＳｉＯ□を自己整合的にエツチング除去Ｌ＊
ｆｆ１ｌＣ１Ｐ又ＦｉＡ８）”−７’５ｉＱ２ｆｃ Ｖ
ＤＫＴ被着させ、このｊ−からの拡散によりＬＤＤ領域
を形成することも可能である。
本発明は、基本的に、ＭＯＳＦＥＴ及びキャパシタ・ゲ
ート付５ＩＴｉ同一基板上に形成する工程に関するもの
であり、以下の特色を有している。
ート付５ＩＴｉ同一基板上に形成する工程に関するもの
であり、以下の特色を有している。
第１に、ゲート酸化膜形成後に、ただちに第１＠目の多
結晶シリコンの被着を行うととによってゲート酸化膜が
保護されるため、ゲート酸化膜形成後にフォトレジスト
工程に入る従来の方法に比べ、ピンホール等の不良？ｌ
ｆｉで少なくすることが可能である。
結晶シリコンの被着を行うととによってゲート酸化膜が
保護されるため、ゲート酸化膜形成後にフォトレジスト
工程に入る従来の方法に比べ、ピンホール等の不良？ｌ
ｆｉで少なくすることが可能である。
第２に、ＭＯＳＦＥＴのソース、ドレイン形成、及びＳ
ＩＴのソース形成に、Ｙ多結晶シリコンからの拡散を用
いることにより、コンタクトが同時形成されるので、拡
散領域の面積を減少させることができ、このため寄生容
量を低減させることができ、回路の高速化、低電力化を
実現させることができる。具体的には、第３図に示す様
に、通常のＭＯＳインバータと比較した場合に、約５０
チの面積減少が可能である。
ＩＴのソース形成に、Ｙ多結晶シリコンからの拡散を用
いることにより、コンタクトが同時形成されるので、拡
散領域の面積を減少させることができ、このため寄生容
量を低減させることができ、回路の高速化、低電力化を
実現させることができる。具体的には、第３図に示す様
に、通常のＭＯＳインバータと比較した場合に、約５０
チの面積減少が可能である。
また、墾領域上でＡｔが直接コンタクトすることが々い
ので、Ａｔが基板に貫通してショートを起こすスパイク
による不良が回避で六、歩留りの向トが図れる。
ので、Ａｔが基板に貫通してショートを起こすスパイク
による不良が回避で六、歩留りの向トが図れる。
第３に、本発明によると、ＭＯＳＦＥＴはＬＤＤｌｌ造
にて形成するので、ゲート長が３μｍ以下のＭＯ８ＦＥ
Ｔｆ［ｉ用することも可能となり、従来３０μｍピッチ
程度が限界であった走査回路の集積度を向上せしめ、よ
り高密度の撮呻素子を実現することができる。
にて形成するので、ゲート長が３μｍ以下のＭＯ８ＦＥ
Ｔｆ［ｉ用することも可能となり、従来３０μｍピッチ
程度が限界であった走査回路の集積度を向上せしめ、よ
り高密度の撮呻素子を実現することができる。
なお、ＳＩＴはアレー状に配列することも、三次元的に
配列することも、もち論可能である。
配列することも、もち論可能である。
（実施例）
本発明の製造方法の具体的実施例全第４図〜第６図を用
いて説明する。
いて説明する。
まず、第４図の実施例をその工程順に説明する０
（ａｌ、不純物密度１０１ Ｒ，、，１０１９０ｍ−５
のＮ＋シリコン基板５に、不純物密度Ｉ Ｑｌ ４ Ｃ
ｒｒｌ−５以下のＮ−シリコンをエピタキＪ−長させ、
摩さ３〜１０μｍのエピタキシャルＮ３ｆ形成し、Ｎチ
ャネルＭＯ８ＦＥＴｆ形成する領域に不純物密度１０１
５〜１０１６０ｍ−５）Ｐ型ウェル領域（Ｐウェル）４
を形成する。
のＮ＋シリコン基板５に、不純物密度Ｉ Ｑｌ ４ Ｃ
ｒｒｌ−５以下のＮ−シリコンをエピタキＪ−長させ、
摩さ３〜１０μｍのエピタキシャルＮ３ｆ形成し、Ｎチ
ャネルＭＯ８ＦＥＴｆ形成する領域に不純物密度１０１
５〜１０１６０ｍ−５）Ｐ型ウェル領域（Ｐウェル）４
を形成する。
（ｂ）、ＳＩＴ画素部及びＰウェル４間の分離のために
、１〜２μｍ幅で溝切り、充てん分離帯６を形成する。
、１〜２μｍ幅で溝切り、充てん分離帯６を形成する。
これは５ｉ０２ｆマスクとし、５ｉｆＲＩＥ（ｆｉ応性
イオンエツチング）によりエピタキシャル層３の叩さ以
上の深さに垂直にエツチングし、その内壁を酸化後にＣ
ＶＤにより多結晶シリコンで充てんすることにより得ら
れる。
イオンエツチング）によりエピタキシャル層３の叩さ以
上の深さに垂直にエツチングし、その内壁を酸化後にＣ
ＶＤにより多結晶シリコンで充てんすることにより得ら
れる。
その後、全体の表面を酸化し、てＳｉＯ２層８ｆ形成す
る。
る。
（ｃｌ、ＳＩＴのとゲート９ａ及びＰウェルコンタクト
のＰ十領域９ｂｆＢ＋イオン注入により形成する。５ｉ
０２に開口を設けた後、数１００にのパッド酸化膜１０
及びシリコン窒化膜１１ｆ形成し、ＳＩＴのソース部、
ゲートキャパシタ部及びＭＯＳＦＥＴの活性領域（ソー
ス、ゲート、ドレイン）′ｆｒ残してシリコン窒化膜１
１Ｔｈプラズマエツチングにより除去する。
のＰ十領域９ｂｆＢ＋イオン注入により形成する。５ｉ
０２に開口を設けた後、数１００にのパッド酸化膜１０
及びシリコン窒化膜１１ｆ形成し、ＳＩＴのソース部、
ゲートキャパシタ部及びＭＯＳＦＥＴの活性領域（ソー
ス、ゲート、ドレイン）′ｆｒ残してシリコン窒化膜１
１Ｔｈプラズマエツチングにより除去する。
（ｄ）、シリコン窒化膜で覆われた領域を除き、酸化に
より６０００に以上の厚さのフィールド酸化［１２ｆ形
成する。この熱処理の間に、前工程（ｅｌで形成しｇＰ
＋領域もドライブインされ、所望のＳＩＴ特性が得られ
るようになる。シリコン窒化膜を除去後、さらにゲート
酸化を行い、３００〜１ｏｏｏＫの厚さの５ｉｎ２１３
を形成する。エンハンスメントＭＯ８ＦＥＴのケートシ
六い値電圧制御用のＢ＋イオン注入を行い、さらに必要
に応じてレジストマスク１４により、デプレッションＭ
Ｏ８ＦＥＴのゲートしきい値電圧制御用のＰ＋ （又は
Ａ８＋）イオン注入を行う。
より６０００に以上の厚さのフィールド酸化［１２ｆ形
成する。この熱処理の間に、前工程（ｅｌで形成しｇＰ
＋領域もドライブインされ、所望のＳＩＴ特性が得られ
るようになる。シリコン窒化膜を除去後、さらにゲート
酸化を行い、３００〜１ｏｏｏＫの厚さの５ｉｎ２１３
を形成する。エンハンスメントＭＯ８ＦＥＴのケートシ
六い値電圧制御用のＢ＋イオン注入を行い、さらに必要
に応じてレジストマスク１４により、デプレッションＭ
Ｏ８ＦＥＴのゲートしきい値電圧制御用のＰ＋ （又は
Ａ８＋）イオン注入を行う。
（ｅ）、ＣＶＤにより０．３〜０．５ ｔｔ ｍ厚の第
１Ｎ１目のＰドープ多結晶シリコン膜を被着させ、ＭＯ
ＳＦＥＴの自己整合ゲート部１５ｂ及びＳＩＴのゲート
キャパシタ部１５ａ？プラズマエッンｌ］１１５ａ、１
５ｂ上に形成し、ゲート酸化膜ともども必要個所に開口
２２を設ける。
１Ｎ１目のＰドープ多結晶シリコン膜を被着させ、ＭＯ
ＳＦＥＴの自己整合ゲート部１５ｂ及びＳＩＴのゲート
キャパシタ部１５ａ？プラズマエッンｌ］１１５ａ、１
５ｂ上に形成し、ゲート酸化膜ともども必要個所に開口
２２を設ける。
（ｆ）、再びＣＶＤにより第２１−目のＰドープ多結晶
シリコン膜１７ａ、１７１）を被着させ、所望のパター
ニングをプラズマエツチングにヨリ行う。この際、Ｓｉ
Ｏ，，１６け第１層目の多結晶シリコン膜１５ａ、１５
ｂヶ浬獲する役割をする。
シリコン膜１７ａ、１７１）を被着させ、所望のパター
ニングをプラズマエツチングにヨリ行う。この際、Ｓｉ
Ｏ，，１６け第１層目の多結晶シリコン膜１５ａ、１５
ｂヶ浬獲する役割をする。
次に、第４図（ｃｌ中の１３＆、１６ ）ＳｉＯ２ｉ全
而ｘ ツーｆ−ンクＬ、、ＣＶＤＫヨリＰ Ｓ Ｇ （
Ｐｈｏｓｐｈ。
而ｘ ツーｆ−ンクＬ、、ＣＶＤＫヨリＰ Ｓ Ｇ （
Ｐｈｏｓｐｈ。
５ｉｌｉｃａｔｅ Ｇｌａｓｓ）層１９を形成する。熱
処理により、ＳＩＴ部でけＰドープ多結晶シリコン膜１
７ａよりＰが拡散されてソース領域１８ａが形成され、
Ｍ ＯＳ Ｆ Ｅ Ｔ部でけＰドープ多結晶膜１７ｂか
らＰが拡散されソース、ドレイン１８ｂが、ＰＳＧ＃１
９からもＰが拡散されＬＤＤ領ｔａ２０がそれぞれ形成
される〇（ｇ）、必要なコンタクト孔の開１］ヲ行い、
電極用のＡｔ２１ａ、及び、掃は装置の場合に必要な光
シールド用のＡ／！、２１ｂ？形成し、裏面コンタクト
ｉＡｕなどで形成する。
処理により、ＳＩＴ部でけＰドープ多結晶シリコン膜１
７ａよりＰが拡散されてソース領域１８ａが形成され、
Ｍ ＯＳ Ｆ Ｅ Ｔ部でけＰドープ多結晶膜１７ｂか
らＰが拡散されソース、ドレイン１８ｂが、ＰＳＧ＃１
９からもＰが拡散されＬＤＤ領ｔａ２０がそれぞれ形成
される〇（ｇ）、必要なコンタクト孔の開１］ヲ行い、
電極用のＡｔ２１ａ、及び、掃は装置の場合に必要な光
シールド用のＡ／！、２１ｂ？形成し、裏面コンタクト
ｉＡｕなどで形成する。
さらに、別の実施例として、切込ゲート構造のＳＩＴを
有する例を第５図に示すが、切込工（］Ｏ０ ッチングを行う点を除き、第４図のものとほぼ同じ工程
により製造することが可能である。ＳＩＴ部のＭソース
１８ａとビゲー）９ａの間の距離が、ブレナー型の場合
に比べて長くとれるので、高耐圧性にできリーク電流面
で有利である池、受光面となるＰ＋ゲート９ａの深さが
プレナー型におけるはど深くなくともそれと同等のＳＩ
Ｔ特性が得られるので、Ｐ＋ゲートの深さを浅くでき、
短波長（青色）感度を向上させることができる形態であ
る。
有する例を第５図に示すが、切込工（］Ｏ０ ッチングを行う点を除き、第４図のものとほぼ同じ工程
により製造することが可能である。ＳＩＴ部のＭソース
１８ａとビゲー）９ａの間の距離が、ブレナー型の場合
に比べて長くとれるので、高耐圧性にできリーク電流面
で有利である池、受光面となるＰ＋ゲート９ａの深さが
プレナー型におけるはど深くなくともそれと同等のＳＩ
Ｔ特性が得られるので、Ｐ＋ゲートの深さを浅くでき、
短波長（青色）感度を向上させることができる形態であ
る。
また、別の実施例としては、第６図に示す様にＰ型基板
２５に用い、ＳＩＴを設ける領域にＭ埋込領域２３及び
コンタクト２４を設けたものがある。この構造では、基
板からのＢの拡散があるので、Ｐウェル形成時のドライ
ブイン時間が半減され、結晶欠陥の発生率が低く抑えら
れること、Ｐウェルの深さに特に制限がないので設計の
自由度があること、バイポーラ素子を同一基板内に形成
可能であること、が利点としてあげられる。
２５に用い、ＳＩＴを設ける領域にＭ埋込領域２３及び
コンタクト２４を設けたものがある。この構造では、基
板からのＢの拡散があるので、Ｐウェル形成時のドライ
ブイン時間が半減され、結晶欠陥の発生率が低く抑えら
れること、Ｐウェルの深さに特に制限がないので設計の
自由度があること、バイポーラ素子を同一基板内に形成
可能であること、が利点としてあげられる。
（発明の効果）
本発明においては、すでに述べた様に、プロセスの工夫
により、歩留りが良く、より高集積度で、高速な、ＳＩ
Ｔを画素部としＭＯ８Ｆ’Ｆ：Ｔ’ｆ走査回路部とする
、半導体撮障装置を提供することができる。
により、歩留りが良く、より高集積度で、高速な、ＳＩ
Ｔを画素部としＭＯ８Ｆ’Ｆ：Ｔ’ｆ走査回路部とする
、半導体撮障装置を提供することができる。
加うるに、走査回路部内の配線は、第４図（ｇ）、第５
図、第６図に示すように、多結晶シリコンでなされるた
め、配線に用いるＡｔによって必要な光シールドが可能
となり、１哩数の減少と歩留りの向上ケ行うことができ
るものである。
図、第６図に示すように、多結晶シリコンでなされるた
め、配線に用いるＡｔによって必要な光シールドが可能
となり、１哩数の減少と歩留りの向上ケ行うことができ
るものである。
第１図はＳＩＴ及びゲート容量からなる画像部の断面図
（イ）と回路図（ロ）、第２図は本発明の製造方法の概
要ｆ説明するための概略断面図、第３図は本発明により
製造された半導体装置と従来の半導体装置を比較するた
めのｆ面図と断面図、第４図は本発明の１実施例を説明
するための概略断面図、第５図は別の実施例を説明する
ための概略断面図、第６図は更に別の実施例を（ｌ渇 説明するための概略断面図である。 ■：自己整合ゲート部 の：キャパシタ型部０：ソース
■ニドレイン ■：ソース部［Ｆ］、■： ＬＤＤ領
域
（イ）と回路図（ロ）、第２図は本発明の製造方法の概
要ｆ説明するための概略断面図、第３図は本発明により
製造された半導体装置と従来の半導体装置を比較するた
めのｆ面図と断面図、第４図は本発明の１実施例を説明
するための概略断面図、第５図は別の実施例を説明する
ための概略断面図、第６図は更に別の実施例を（ｌ渇 説明するための概略断面図である。 ■：自己整合ゲート部 の：キャパシタ型部０：ソース
■ニドレイン ■：ソース部［Ｆ］、■： ＬＤＤ領
域
Claims (8)
- （１）画素部として光電変換機能を有するゲートにキャ
パシタを組み込んだ静電誘導トランジスタ（ＳＩＴと略
す。）、及び、各画素からの信号を走査するＭＯＳ型電
界効果トランジスタ（ＭＯＳＦＥＴと略す。）から成る
回路を同一基板上に配置した半導体装置の製造方法であ
つて、ゲート酸化膜上に第１層目の多結晶シリコン膜を
形成してＭＯＳＦＥＴの自己整合ゲート及びＳＩＴ画素
部の信号蓄積用のゲートキャパシタ部を形成する工程と
、ＭＯＳＦＥＴのソース、ドレイン形成予定部分及びＳ
ＩＴのソース部形成予定部分のゲート酸化膜を開口して
第２層目の多結晶シリコン膜を形成してこの膜から不純
物拡散によりＭＯＳＦＥＴのソース、ドレイン及びＳＩ
Ｔのソース部を形成し、かつ、これらの多結晶シリコン
膜により配線を行う工程と、ＭＯＳＦＥＴの自己整合ゲ
ート端よりソース、ドレイン部までの領域に低濃度ドレ
イン（ＬＤＤと略す。）領域を形成する工程と、から成
ることを特徴とする半導体装置の製造方法。 - （２）特許請求の範囲第１項において、イオン注入によ
りＬＤＤ領域を形成することを特徴とする半導体装置の
製造方法。 - （３）特許請求の範囲第１項において、不純物を添加し
たガラス層からの拡散によりＬＤＤ領域を形成すること
を特徴とする半導体装置の製造方法。 - （４）特許請求の範囲第１項から第３項のいずれかにお
いて、ＳＩＴをブレナー型に形成することを特徴とする
半導体装置の製造方法。 - （５）特許請求の範囲第１項から第３項のいずれかにお
いて、ＳＩＴを切込ゲート構造に形成することを特徴と
する半導体装置の製造方法。 - （６）特許請求の範囲第１項から第３項のいずれかにお
いて、基板としてＰ型半導体を用い、ＳＩＴを設ける領
域にＮ＾＋埋込領域を形成したことを特徴とする半導体
装置の製造方法。 - （７）特許請求の範囲第１項から第６項のいずれかにお
いて、ＳＩＴをアレイ状に配列することを特徴とする半
導体装置の製造方法。 - （８）特許請求の範囲第１項から第６項のいずれかにお
いて、ＳＩＴを二次元的に配列することを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61005044A JPH0783097B2 (ja) | 1986-01-16 | 1986-01-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61005044A JPH0783097B2 (ja) | 1986-01-16 | 1986-01-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62165360A true JPS62165360A (ja) | 1987-07-21 |
| JPH0783097B2 JPH0783097B2 (ja) | 1995-09-06 |
Family
ID=11600425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61005044A Expired - Lifetime JPH0783097B2 (ja) | 1986-01-16 | 1986-01-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783097B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6372152A (ja) * | 1986-09-13 | 1988-04-01 | Semiconductor Res Found | 固体撮像装置及びその製造方法 |
| JPS6388862A (ja) * | 1986-10-01 | 1988-04-19 | Semiconductor Res Found | 固体撮像装置の製造方法 |
-
1986
- 1986-01-16 JP JP61005044A patent/JPH0783097B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6372152A (ja) * | 1986-09-13 | 1988-04-01 | Semiconductor Res Found | 固体撮像装置及びその製造方法 |
| JPS6388862A (ja) * | 1986-10-01 | 1988-04-19 | Semiconductor Res Found | 固体撮像装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0783097B2 (ja) | 1995-09-06 |
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