JPS6218063A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6218063A JPS6218063A JP60157406A JP15740685A JPS6218063A JP S6218063 A JPS6218063 A JP S6218063A JP 60157406 A JP60157406 A JP 60157406A JP 15740685 A JP15740685 A JP 15740685A JP S6218063 A JPS6218063 A JP S6218063A
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Landscapes
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明にＩ２Ｌ 半導体素子を含むアナログ・デジタ
ル半導体装置に関し、特にＩ２Ｌ 半導体素子の構造
おＬびその製法に関する。
ル半導体装置に関し、特にＩ２Ｌ 半導体素子の構造
おＬびその製法に関する。
（従来の技術）
Ｉ２Ｌ 半導体素子に、半導体基板上の一つの島状領
域内に縦形ＮＰＮ）ランジスタと横形ＰＮＰトランジス
タ金相補構造に形成し友もので、この対回路をそれぞれ
一つの基本論理ゲートとして、通常、アナログ回路素子
と共に一つの基板上に集積化される。ここで、縦形ＮＰ
Ｎトランジスタにインバータとして働き、そのベース入
力ＩＣ！るスイッチング動作１ｃよって論理ゲートとし
ての機能を果し、また、横形ＰＮＰトランジスタのエミ
ッタに、通常、インジエクタと呼ばれふ通り、Ｉ＃形Ｎ
ＰＮトランジスタのエミッタに少数キャリアを注入する
定電流源として働く一万、縦形ＮＰＮトランジスタのペ
ース入力に対する負荷としての機能も同時に果たしてい
る。この縦形ＮＰＮトランジスタに、基板上でに島状の
Ｎ形エピタキシャル層領域およびこの直下に埋め込まれ
たＮ 層をエミッタとし、Ｎ形エピタキシャル層領域内
のＰ影領域およびこのＰ形領域内の計領域をそれぞれペ
ースおよびコレクタとして形成され、また、横形ＰＮＰ
トランジスタは、島状のＮ形エピタキシャル層内ＩＣＰ
形エミッタ領域を縦形ＮＰＮトランジスタのペース領域
に近接して設けることによって形成される。
域内に縦形ＮＰＮ）ランジスタと横形ＰＮＰトランジス
タ金相補構造に形成し友もので、この対回路をそれぞれ
一つの基本論理ゲートとして、通常、アナログ回路素子
と共に一つの基板上に集積化される。ここで、縦形ＮＰ
Ｎトランジスタにインバータとして働き、そのベース入
力ＩＣ！るスイッチング動作１ｃよって論理ゲートとし
ての機能を果し、また、横形ＰＮＰトランジスタのエミ
ッタに、通常、インジエクタと呼ばれふ通り、Ｉ＃形Ｎ
ＰＮトランジスタのエミッタに少数キャリアを注入する
定電流源として働く一万、縦形ＮＰＮトランジスタのペ
ース入力に対する負荷としての機能も同時に果たしてい
る。この縦形ＮＰＮトランジスタに、基板上でに島状の
Ｎ形エピタキシャル層領域およびこの直下に埋め込まれ
たＮ 層をエミッタとし、Ｎ形エピタキシャル層領域内
のＰ影領域およびこのＰ形領域内の計領域をそれぞれペ
ースおよびコレクタとして形成され、また、横形ＰＮＰ
トランジスタは、島状のＮ形エピタキシャル層内ＩＣＰ
形エミッタ領域を縦形ＮＰＮトランジスタのペース領域
に近接して設けることによって形成される。
（発明が解決し工すとする問題点）
しかしながら、このＩ２Ｌ 半導体素子を含むアナロ
グ・ディジタル半導体装置の素子構造に、従来、アナロ
グ回路素子のＮＰＩ’ｌランジスタの特性が優先されＩ
２Ｌ 半導体素子は従として定められているので、縦形
ＮＰＮトランジスタが最適のインバータ動作をなし得る
ようには必ずしも作られていない。すなわち、従来の一
つの製造方法に従うと、縦形ＮＰＮトランジスタのペー
スおよびコレクタの各領域に、アナログ回路素子のＮＰ
Ｎトランジスタのペースおよびエミッタの各領域とそれ
ぞれ同一工程で形成これる。若しこの縦形ＮＰＮトラン
ジスタがマルチ・フ丁ン拳アウト構造をとるものであれ
ば、共通ペースと複数個のコレクタの各領域はこれと全
く同一の手順に工っで作られる。この工うにして作られ
た縦形ＮＰＮ）ランジスタに、不純物濃度および各領域
の接合の深さをアナログ回路素子のＮＰＮ）ランジスタ
に全て合わせられ、高すぎるペース濃度と広すぎるベー
ス幅をもつようになりＩ２Ｌ 半導体素子ニ憚造的に
欠陥をもつようになる。従って、エミッタの注入効率が
低く、エミッタ接地電流増幅率β（以下単にβという）
および利得帯域幅積／Ｔ（以下単にｆテ という）が共
に小さい。このため、アナログ回路素子に対する駆動能
力も小さいので低温下ＶＣおいてしばしば論理動作の不
良事故をおこすほか、−万でぼエミッタ領域を形成する
Ｎ形エピタキシャル層内に少数キャリアを蓄積するので
、インバータの高速物件が難しいなどきわめて問題点が
多い。
グ・ディジタル半導体装置の素子構造に、従来、アナロ
グ回路素子のＮＰＩ’ｌランジスタの特性が優先されＩ
２Ｌ 半導体素子は従として定められているので、縦形
ＮＰＮトランジスタが最適のインバータ動作をなし得る
ようには必ずしも作られていない。すなわち、従来の一
つの製造方法に従うと、縦形ＮＰＮトランジスタのペー
スおよびコレクタの各領域に、アナログ回路素子のＮＰ
Ｎトランジスタのペースおよびエミッタの各領域とそれ
ぞれ同一工程で形成これる。若しこの縦形ＮＰＮトラン
ジスタがマルチ・フ丁ン拳アウト構造をとるものであれ
ば、共通ペースと複数個のコレクタの各領域はこれと全
く同一の手順に工っで作られる。この工うにして作られ
た縦形ＮＰＮ）ランジスタに、不純物濃度および各領域
の接合の深さをアナログ回路素子のＮＰＮ）ランジスタ
に全て合わせられ、高すぎるペース濃度と広すぎるベー
ス幅をもつようになりＩ２Ｌ 半導体素子ニ憚造的に
欠陥をもつようになる。従って、エミッタの注入効率が
低く、エミッタ接地電流増幅率β（以下単にβという）
および利得帯域幅積／Ｔ（以下単にｆテ という）が共
に小さい。このため、アナログ回路素子に対する駆動能
力も小さいので低温下ＶＣおいてしばしば論理動作の不
良事故をおこすほか、−万でぼエミッタ領域を形成する
Ｎ形エピタキシャル層内に少数キャリアを蓄積するので
、インバータの高速物件が難しいなどきわめて問題点が
多い。
また、他の一つの製造方法によると、縦形ＮＰＮトラン
ジスタのペース領域に、アナログ回路素子のＮＰＮトラ
ンジスタのベース領域よりも低濃度で且つ深く形成され
る。この構造ＩＣよるとエミッタの注入効率およびエミ
ッタ領域日における少数キャリアの蓄積効果が改善され
るので、βおよびインバータ機能の動作速度が少し向上
する。しかし、ベース幅は依然として広い幅長のまま残
されているので、その改善度合にそれ程大きなものでは
ない。
ジスタのペース領域に、アナログ回路素子のＮＰＮトラ
ンジスタのベース領域よりも低濃度で且つ深く形成され
る。この構造ＩＣよるとエミッタの注入効率およびエミ
ッタ領域日における少数キャリアの蓄積効果が改善され
るので、βおよびインバータ機能の動作速度が少し向上
する。しかし、ベース幅は依然として広い幅長のまま残
されているので、その改善度合にそれ程大きなものでは
ない。
（発明の目的）
本発明の目的は、上記の情況に鑑み、大きな駆動能力と
高速インバータ動作並びにすぐれ友高周波特性を兼備し
たＩ２Ｌ 半導体素子を含む半導体装［１を提供するこ
とである。
高速インバータ動作並びにすぐれ友高周波特性を兼備し
たＩ２Ｌ 半導体素子を含む半導体装［１を提供するこ
とである。
（発明の構成）
本発明の半導体装［ｉ、 Ｉ２Ｌ 半導体素子を含
む半導体装１ｌＩｔにおいて、前記ＩＬ 半導体素子
の共通ペース領域および複数個のコレクタ領域が同一基
板上の他のＮＰＮバイポーラ・トランジスタのペース領
域およびエミッタ領域よりもそれぞれ深く形成されてい
ることを含む。
む半導体装１ｌＩｔにおいて、前記ＩＬ 半導体素子
の共通ペース領域および複数個のコレクタ領域が同一基
板上の他のＮＰＮバイポーラ・トランジスタのペース領
域およびエミッタ領域よりもそれぞれ深く形成されてい
ることを含む。
ま友、本発明の製造方法に、 Ｉ２Ｌ 半導体素子を
含む半導体装置の製造方法において、絶縁保護膜上に前
記Ｉ２Ｌ 半導体素子の複数個のコレクタ領域および
同一基板上の他のＮＰＮバイホーラ・トランジスタのエ
ミッタ領域を形成すべきそれぞれの不純物注入口を同時
開口する工程と、前記コレクタ領域およびエミッタ領域
に対する不純物注入口に薄膜ｔたに実質的に零に等しい
薄膜および厚膜の絶縁膜をそれぞれ選択的に形成する工
程と、前記絶縁膜のそれぞれを介し前記不純物注入口に
Ｎ形不純物を同時注入する不純物イオン注入工程とを含
む。
含む半導体装置の製造方法において、絶縁保護膜上に前
記Ｉ２Ｌ 半導体素子の複数個のコレクタ領域および
同一基板上の他のＮＰＮバイホーラ・トランジスタのエ
ミッタ領域を形成すべきそれぞれの不純物注入口を同時
開口する工程と、前記コレクタ領域およびエミッタ領域
に対する不純物注入口に薄膜ｔたに実質的に零に等しい
薄膜および厚膜の絶縁膜をそれぞれ選択的に形成する工
程と、前記絶縁膜のそれぞれを介し前記不純物注入口に
Ｎ形不純物を同時注入する不純物イオン注入工程とを含
む。
（問題点を解決するための手段）
すなわち、本発明によれば、Ｉ２Ｌ 半導体素子にア
ナログ回路のＮＰＮ）ランジスタとに全く別個の製造方
法によって最適構造に構成される。
ナログ回路のＮＰＮ）ランジスタとに全く別個の製造方
法によって最適構造に構成される。
ここで、Ｐ形の共通ベース領域ＩＮ形エビタ中シャル層
内を下部のＮ 埋込み共通エミッタ領域近傍に達するま
で深く形成され、またコレクタのＮ＋層領域ベース領域
の接合部近くベース幅を狭めるように深く形成される。
内を下部のＮ 埋込み共通エミッタ領域近傍に達するま
で深く形成され、またコレクタのＮ＋層領域ベース領域
の接合部近くベース幅を狭めるように深く形成される。
（作用）
かかる構造の縦形ＮＰＮｈランジスタは、ベース幅がベ
ース入力（論理振幅）ＩＣ対する耐圧を損わない範囲で
充分狭く形成され、ま九ベース領域直下のエピタキシャ
ル低濃度エミッタ領域幅が実効的に小さくなり少数キャ
リアの再結合化を促進するので、周波数特性およびイン
バータ動作速度を著しく向上せしめる。ま之、ベース領
域深く形放され九コレクタのＮ十層にベースの高濃度領
域を削りとる工う入り込みベース濃度を実質的に低くめ
る工う作用するので、エミッタ注入効率を大幅に改善し
得る。以下図面を参照して本発明の詳細な説明する。
ース入力（論理振幅）ＩＣ対する耐圧を損わない範囲で
充分狭く形成され、ま九ベース領域直下のエピタキシャ
ル低濃度エミッタ領域幅が実効的に小さくなり少数キャ
リアの再結合化を促進するので、周波数特性およびイン
バータ動作速度を著しく向上せしめる。ま之、ベース領
域深く形放され九コレクタのＮ十層にベースの高濃度領
域を削りとる工う入り込みベース濃度を実質的に低くめ
る工う作用するので、エミッタ注入効率を大幅に改善し
得る。以下図面を参照して本発明の詳細な説明する。
（実施例）
第１図および第２図（ａ）、 （ｂ）は、それぞれ本発
明の一実施例を示す断面図およびその製造方法の部分工
程図である。本実施例でに、一つのＰ形半導体基板１上
の２つのＮ形エピタキシャル島状領域２ａおよび２ｂ内
にそれぞれ形成された一つのＩ２Ｌ ″Ｐ導体素子ｌ
２Ｌ（Ｑｌ、Ｑ２）と、アナログ回路素子の一つのＮＰ
ＮトランジスタＱｏ と’ｉ含ｔｒ。
明の一実施例を示す断面図およびその製造方法の部分工
程図である。本実施例でに、一つのＰ形半導体基板１上
の２つのＮ形エピタキシャル島状領域２ａおよび２ｂ内
にそれぞれ形成された一つのＩ２Ｌ ″Ｐ導体素子ｌ
２Ｌ（Ｑｌ、Ｑ２）と、アナログ回路素子の一つのＮＰ
ＮトランジスタＱｏ と’ｉ含ｔｒ。
ここでｈ ＱｌおよびＱ意にＩ２Ｌ半導体素子の縦形Ｎ
ＰＮトランジスタおよび横形ＰＮＰトランジスタを、ま
之、３および４にカラーおよび絶縁分離の各領域をそれ
ぞれ示す。縦形ＮＰＮトランジスタ（ｈｔ！３つのファ
ン・アウト・コレクタ電極Ｃ１゜Ｃ，、Ｃ，をもつよう
構成され、そのＰ形共通ペース領域５ｉＮ 埋込み共
通エミッタ領域６ａの近傍に達するまで深く形成される
と共に、３つのＮ＋コレクタ領域？、８．９もま几Ｐ形
共通ベース領域５の接合近くまでそれぞれ深く形成さ詐
る。すなわち、Ｐ形共通ベース領域５およびＮ＋コレク
タ領域７．８．９はアナログ回路素子のＮＰＮトランジ
スタＱｏのベース領域１ｏお二びエミッタ領域１１並ひ
にコレクタオーム接触領域１２に対し例えば２倍の深さ
をもクエつにそれぞれ形成される。この際、インジェク
タとして働く横形ＰＮＰトランジスタＱ２のエミッタ領
域１３がＰ形共通ペース領域５と同じ深さであってもよ
い。ここで。
ＰＮトランジスタおよび横形ＰＮＰトランジスタを、ま
之、３および４にカラーおよび絶縁分離の各領域をそれ
ぞれ示す。縦形ＮＰＮトランジスタ（ｈｔ！３つのファ
ン・アウト・コレクタ電極Ｃ１゜Ｃ，、Ｃ，をもつよう
構成され、そのＰ形共通ペース領域５ｉＮ 埋込み共
通エミッタ領域６ａの近傍に達するまで深く形成される
と共に、３つのＮ＋コレクタ領域？、８．９もま几Ｐ形
共通ベース領域５の接合近くまでそれぞれ深く形成さ詐
る。すなわち、Ｐ形共通ベース領域５およびＮ＋コレク
タ領域７．８．９はアナログ回路素子のＮＰＮトランジ
スタＱｏのベース領域１ｏお二びエミッタ領域１１並ひ
にコレクタオーム接触領域１２に対し例えば２倍の深さ
をもクエつにそれぞれ形成される。この際、インジェク
タとして働く横形ＰＮＰトランジスタＱ２のエミッタ領
域１３がＰ形共通ペース領域５と同じ深さであってもよ
い。ここで。
ＩＵこの領域上に形成されたインジェクタ用電極である
。
。
第２図（ａ）およびφ）の工程に従うと、かかる構造の
半導体装Ｉｔに容易に形放し得る。すなわち、Ｐ形半導
体基板１１ｃｉＮ＋埋込み層６ａおよび６ｂがまず拡散
され、ついで７〜８μ洛成長させたＮ形エピタキシャル
層内にリン（Ｐ）：Ｔｈ工びボロン（Ｂ）をそれぞれ選
択的に拡散してカラー領域３およびＰ 分離領域４で取
り囲まれる島状のＮ形エピタキシャル層領域２３および
２ｂ’に形成する。
半導体装Ｉｔに容易に形放し得る。すなわち、Ｐ形半導
体基板１１ｃｉＮ＋埋込み層６ａおよび６ｂがまず拡散
され、ついで７〜８μ洛成長させたＮ形エピタキシャル
層内にリン（Ｐ）：Ｔｈ工びボロン（Ｂ）をそれぞれ選
択的に拡散してカラー領域３およびＰ 分離領域４で取
り囲まれる島状のＮ形エピタキシャル層領域２３および
２ｂ’に形成する。
この際、Ｎ＋埋込み層領域２ ａ ＩＣＩＪン（Ｐ）な
どの拡散速度の大きな不純物を予かじめ拡散しておいて
も良い。これらは全て公知の技術に基づくものである。
どの拡散速度の大きな不純物を予かじめ拡散しておいて
も良い。これらは全て公知の技術に基づくものである。
ついで島状領域２ａ上の酸化保護膜１４を選択的に窓明
けしてボロン（Ｂ）を低濃度でイオン注入し、深さ４μ
慣まで押し込んでＰ形共通ベース領域５全形取し、つぎ
に島状領域２ｂ上を選択的に窓明けして同じくボロン（
Ｂ）ｔ−高濃度にイオン注入し深さ２μ漢まで押し込ん
でＰ形ベース領域１０を形成する。第２図（ａ）はここ
までの工程を示すものである。この際、横形ＰＮＰ ｌ
−ランジスタＱｚのエミッタ領域１３ｔ−Ｐ形共通ベー
ス領域５と同時形成することもできる。
けしてボロン（Ｂ）を低濃度でイオン注入し、深さ４μ
慣まで押し込んでＰ形共通ベース領域５全形取し、つぎ
に島状領域２ｂ上を選択的に窓明けして同じくボロン（
Ｂ）ｔ−高濃度にイオン注入し深さ２μ漢まで押し込ん
でＰ形ベース領域１０を形成する。第２図（ａ）はここ
までの工程を示すものである。この際、横形ＰＮＰ ｌ
−ランジスタＱｚのエミッタ領域１３ｔ−Ｐ形共通ベー
ス領域５と同時形成することもできる。
ついで、Ｐ形共通ベース領域５およびベース領域１０上
の酸化膜１４をそれぞれ選択的に窓明けし友後、この開
口部ＶＣそれぞれ薄い（例えば０，１〜０．２μ惧）酸
化膜ヲつける。ここで、−万のベース領域１０上の開口
ｓ’ｔレジストなどで保護しバヅファード弗酸中でエツ
チングしてＰ形共通ペース領域５上の酸化膜のみを除去
する。このとき。
の酸化膜１４をそれぞれ選択的に窓明けし友後、この開
口部ＶＣそれぞれ薄い（例えば０，１〜０．２μ惧）酸
化膜ヲつける。ここで、−万のベース領域１０上の開口
ｓ’ｔレジストなどで保護しバヅファード弗酸中でエツ
チングしてＰ形共通ペース領域５上の酸化膜のみを除去
する。このとき。
この領域上の酸化膜厚′ｆｔ０．０２〜０．０３μ毒程
度に形成させておいても良い。以上の準備を終えた後酸
化膜の開口部に 累（Ａｓ）が高濃度にイオン注入され
押し込まれる。第２図Φ）にここまでの工程？示すもの
で、これｉＣよフＰ形共通ベース５内にに深さ約３．５
μ鴨のＮ コレクタ領域７，８．９が、また、ベース領
域１０内ＩＣは深さ約１．５μ倶のへＰＮトランジスタ
Ｑｏのエミッタ領域１１がそれぞれ形成される。この際
、コレクタオーム接触部１２を同時形成することもでき
る。
度に形成させておいても良い。以上の準備を終えた後酸
化膜の開口部に 累（Ａｓ）が高濃度にイオン注入され
押し込まれる。第２図Φ）にここまでの工程？示すもの
で、これｉＣよフＰ形共通ベース５内にに深さ約３．５
μ鴨のＮ コレクタ領域７，８．９が、また、ベース領
域１０内ＩＣは深さ約１．５μ倶のへＰＮトランジスタ
Ｑｏのエミッタ領域１１がそれぞれ形成される。この際
、コレクタオーム接触部１２を同時形成することもでき
る。
（発明の効果）
本発明半導体装置の縦形ＮＰＮトランジスタＱ１のベー
ス幅に約０．５μ倶に設定されているので、エミッタ・
コレクタ間の耐圧をベース［極Ｂ ｔ （Ｄ論理入力（
約０．７Ｖ）ｖｃ対して損うことなく、βおよびｆＴを
それぞれ著しく改善し得る。まｔ１エミッタ直上のベー
ス領域の濃度も深いＮ コレクタ領域の形成ｖｃ工り実
質的に低められているのでエミッタ注入効率が大幅に改
善されており、きわめて大きな駆動能力を備え得る。ま
た更にエミッタ領域の濃度を実質的に高く設定し得るの
で、ベース幅の適正化と相俟ってインバータの動作速度
を顕著に迅速化し得るなど、Ｉ２Ｌ 半導体素子を含む
半導体装置の特性同上に大なる効果を有するものである
。
ス幅に約０．５μ倶に設定されているので、エミッタ・
コレクタ間の耐圧をベース［極Ｂ ｔ （Ｄ論理入力（
約０．７Ｖ）ｖｃ対して損うことなく、βおよびｆＴを
それぞれ著しく改善し得る。まｔ１エミッタ直上のベー
ス領域の濃度も深いＮ コレクタ領域の形成ｖｃ工り実
質的に低められているのでエミッタ注入効率が大幅に改
善されており、きわめて大きな駆動能力を備え得る。ま
た更にエミッタ領域の濃度を実質的に高く設定し得るの
で、ベース幅の適正化と相俟ってインバータの動作速度
を顕著に迅速化し得るなど、Ｉ２Ｌ 半導体素子を含む
半導体装置の特性同上に大なる効果を有するものである
。
第１図および第２図（ａ）、 （ｂ）ｌ’ｔ、それぞれ
本発明の一実施例を示す断面図およびその製造方法の部
分工程図である。 １・・・・・・Ｐ形半導体基板、’ｌａ、 ２ｂ・・
・・・・島状のエピタキシャル層領域、３・・・・・・
Ｎ カラー領域、４・・・・・・Ｐ 分離領域、５・・
・・・・Ｐ形共通ベース領域、６ａ、６ｂ・・・・・・
Ｎ 埋込み層、７，８．９・・・・・・縦形ＮＰＮトラ
ンジスタのＮ＋コレクタ９Ａ域、ｌｏ。 １１．１２・・・・・・アナログ回路ＮＰＮトランジス
タのベース、エミッタ、コレクタオームＭ 触ｇ 領域
、１３・・・・・・横形ＰＮＰトランジスタのエミッタ
領域（インジェクタ）、１４・・・・・・絶縁保護膜
Ａｓ＋・・・・・・ 素イオン、Ｉ２Ｌ（Ｑ□、Ｑ２）
町・・工２Ｌ半導体素子％Ｑ１ ・・・・・・縦形ＮＰ
ＮトランジスタｈＱｚ・・・・・・横形ＰＮＰ）ランジ
スタｈ Ｑｏ ・・・・・・アナロク回路のＮＰＮトラ
ンジスタ、ＣＩ＋ ０２＋ Ｃ３ａ ｃＯ”””＝ｒ
し／り電極％ Ｂ、ｌ ＢＧ・・・・・・ベース電極、
Ｅ。 ・・・・・・エミッタ電極、Ｉ・・・・・・インジェク
タ電極。
本発明の一実施例を示す断面図およびその製造方法の部
分工程図である。 １・・・・・・Ｐ形半導体基板、’ｌａ、 ２ｂ・・
・・・・島状のエピタキシャル層領域、３・・・・・・
Ｎ カラー領域、４・・・・・・Ｐ 分離領域、５・・
・・・・Ｐ形共通ベース領域、６ａ、６ｂ・・・・・・
Ｎ 埋込み層、７，８．９・・・・・・縦形ＮＰＮトラ
ンジスタのＮ＋コレクタ９Ａ域、ｌｏ。 １１．１２・・・・・・アナログ回路ＮＰＮトランジス
タのベース、エミッタ、コレクタオームＭ 触ｇ 領域
、１３・・・・・・横形ＰＮＰトランジスタのエミッタ
領域（インジェクタ）、１４・・・・・・絶縁保護膜
Ａｓ＋・・・・・・ 素イオン、Ｉ２Ｌ（Ｑ□、Ｑ２）
町・・工２Ｌ半導体素子％Ｑ１ ・・・・・・縦形ＮＰ
ＮトランジスタｈＱｚ・・・・・・横形ＰＮＰ）ランジ
スタｈ Ｑｏ ・・・・・・アナロク回路のＮＰＮトラ
ンジスタ、ＣＩ＋ ０２＋ Ｃ３ａ ｃＯ”””＝ｒ
し／り電極％ Ｂ、ｌ ＢＧ・・・・・・ベース電極、
Ｅ。 ・・・・・・エミッタ電極、Ｉ・・・・・・インジェク
タ電極。
Claims (3)
- （１）Ｉ＾２Ｌ半導体素子を含む半導体装置において、
前記Ｉ＾２Ｌ半導体素子の共通ベース領域および複数個
のコレクタ領域が同一基板上の他のＮＰＮバイポーラ・
トランジスタのベース領域およびエミッタ領域よりもそ
れぞれ深く形成されていることを特徴とする半導体装置
。 - （２）前記Ｉ＾２Ｌ半導体素子の共通ベース領域が埋込
み共通エミッタ領域の近傍に達するまで、また、複数個
のコレクタ領域がベース・エミッタ接合近くベース・エ
ミッタ接合近くベース幅を狭めるようにそれぞれ深く形
成されていることを特徴とする特許請求の範囲第（１）
項記載の半導体装置。 - （３）前記Ｉ＾２Ｌ半導体素子の共通ベース領域の不純
物濃度が同一基板上の他のＮＰＮバイポーラ・トランジ
スタのベース領域よりも低濃度に形成されていることを
特徴とする特許請求の範囲第（１）項記載の半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60157406A JPS6218063A (ja) | 1985-07-16 | 1985-07-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60157406A JPS6218063A (ja) | 1985-07-16 | 1985-07-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6218063A true JPS6218063A (ja) | 1987-01-27 |
Family
ID=15648930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60157406A Pending JPS6218063A (ja) | 1985-07-16 | 1985-07-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6218063A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5648676A (en) * | 1990-09-10 | 1997-07-15 | Fujitsu Limited | Semiconductor device with protective element |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55160459A (en) * | 1979-05-31 | 1980-12-13 | Toshiba Corp | Semiconductor integrated circuit |
-
1985
- 1985-07-16 JP JP60157406A patent/JPS6218063A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55160459A (en) * | 1979-05-31 | 1980-12-13 | Toshiba Corp | Semiconductor integrated circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5648676A (en) * | 1990-09-10 | 1997-07-15 | Fujitsu Limited | Semiconductor device with protective element |
| US5670885A (en) * | 1990-09-10 | 1997-09-23 | Fujitsu Limited | Semiconductor device |
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