JPS62190911A - 増幅回路 - Google Patents
増幅回路Info
- Publication number
- JPS62190911A JPS62190911A JP61034599A JP3459986A JPS62190911A JP S62190911 A JPS62190911 A JP S62190911A JP 61034599 A JP61034599 A JP 61034599A JP 3459986 A JP3459986 A JP 3459986A JP S62190911 A JPS62190911 A JP S62190911A
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- JP
- Japan
- Prior art keywords
- fet
- gate
- bias
- gate bias
- gain control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、負帰還広帯域増幅回路を用いた利得制御機能
端子付広帯域の増幅回路に関するものである。
端子付広帯域の増幅回路に関するものである。
従来の技術
電界効果トランジスタ（ＦＥＴ）のゲート・ドレイン間
に抵抗を挿入した、いわゆる負帰還広帯域増幅回路、特
にガリウムヒ素（ＧａＡａ ）のＭＥＳＦＥＴを用いた
負帰還広帯域増幅回路は、■ＨＦ帯・ＵＨＦ帯をカバー
し、入出力が６ｏΩあるいは７６Ωに整合された低雑音
広帯域増幅回路として周知である。一方、ＴＶのチュー
ナ等のＲＦ増幅回路では、大きな利得と共に、利得制御
機能が要求される場合が多い。
に抵抗を挿入した、いわゆる負帰還広帯域増幅回路、特
にガリウムヒ素（ＧａＡａ ）のＭＥＳＦＥＴを用いた
負帰還広帯域増幅回路は、■ＨＦ帯・ＵＨＦ帯をカバー
し、入出力が６ｏΩあるいは７６Ωに整合された低雑音
広帯域増幅回路として周知である。一方、ＴＶのチュー
ナ等のＲＦ増幅回路では、大きな利得と共に、利得制御
機能が要求される場合が多い。
従来、この利得制御をＧａＡａ Ｆ Ｅ Ｔを用いた負
帰還広帯域増幅回路で行なう場合、デュアルゲートのＧ
ａＡｓ Ｆ Ｅ Ｔを用いて、その第二ゲートで行なう
か、シングルゲートＧａＡｓＦＥＴを用いた場合は、ゲ
ート・バイアスあるいはドレイ／バイアスを用いて行な
っていた。
帰還広帯域増幅回路で行なう場合、デュアルゲートのＧ
ａＡｓ Ｆ Ｅ Ｔを用いて、その第二ゲートで行なう
か、シングルゲートＧａＡｓＦＥＴを用いた場合は、ゲ
ート・バイアスあるいはドレイ／バイアスを用いて行な
っていた。
発明が解決しようとする問題点
ところが、デュアルゲートＧａＡｓ Ｆ Ｅ Ｔを用い
た負帰還広帯域増幅回路で、第二ゲートを下げることに
よシ利得制＃念行なった場合、利得制御と共に、第５図
に示すように入力ＶＳＷＲが悪くなっていく。シングル
ゲートＧａＡｓＦＥＴを用いた負帰還広帯域増幅回路で
も、やはり利得制御と共に入力ＶＳＷＲが悪化し、実用
上の大きな問題であっだ。
た負帰還広帯域増幅回路で、第二ゲートを下げることに
よシ利得制＃念行なった場合、利得制御と共に、第５図
に示すように入力ＶＳＷＲが悪くなっていく。シングル
ゲートＧａＡｓＦＥＴを用いた負帰還広帯域増幅回路で
も、やはり利得制御と共に入力ＶＳＷＲが悪化し、実用
上の大きな問題であっだ。
本発明は、上記不都合に鑑み、利得制御時においても入
力ＶＳＷＲが劣化しない、しかも利得が大きな広帯域増
幅回路を提供するものである。
力ＶＳＷＲが劣化しない、しかも利得が大きな広帯域増
幅回路を提供するものである。
問題点を解決するだめの手段
上記問題点を解決するために、本発明の増幅回路は、Ｆ
ＥＴのゲート・ドレイ／間に抵抗を挿入。
ＥＴのゲート・ドレイ／間に抵抗を挿入。
した負帰還広帯域増幅回路をコンデンサを介して複数段
縦続接続するとともに、初段のＦＥＴのゲート・バイア
スを固定バイアスとし、後段のＦＥＴのゲート・バイア
スを可変バイアスとして構成されている。
縦続接続するとともに、初段のＦＥＴのゲート・バイア
スを固定バイアスとし、後段のＦＥＴのゲート・バイア
スを可変バイアスとして構成されている。
作 用
この構成によって、二段目のＦＥＴのゲート・バイアス
で利得制御を行なうために、利得制御時においても、入
力ＶＳＷＲが劣化しないこととなる。
で利得制御を行なうために、利得制御時においても、入
力ＶＳＷＲが劣化しないこととなる。
実施例
以下、本発明の一実施例について、図面を参照しながら
説明する。
説明する。
Ｍ１図は、本発明の第一の実施例における利得制御機能
端子付広帯域増幅回路の回路図である。
端子付広帯域増幅回路の回路図である。
この図で、１，２は、初段および２段目のＧ ａ Ａ
５ＦＥＴ、３は帰還抵抗、４は帰還容量、５はドレイン
バイアス抵抗、６はゲートバイアス抵抗、７はコンデン
サ、８は信号入力端子、９は出力端子、１０は電源端子
、１１は利得制御端子である。
５ＦＥＴ、３は帰還抵抗、４は帰還容量、５はドレイン
バイアス抵抗、６はゲートバイアス抵抗、７はコンデン
サ、８は信号入力端子、９は出力端子、１０は電源端子
、１１は利得制御端子である。
本実施例の回路では、初段の負帰還広帯域増幅回路のＧ
ａＡｓＦＥＴのゲート・バイアスは、バイアス抵抗をＦ
ＥＴのゲート・ソース間に入れることによシ、ＶＧ、＝
＝ｏＶ の固定バイアスにしている。一方、２段目の
ＧａＡｓＦＥＴのゲート・バイアスは、ゲートバイアス
抵抗を介して、外部から自由に供給できる構造にして、
可変バイアスにしている。また、本実施例回路では、２
段目の帰還容量を段間の結合コンデンサとしても使用し
ている。
ａＡｓＦＥＴのゲート・バイアスは、バイアス抵抗をＦ
ＥＴのゲート・ソース間に入れることによシ、ＶＧ、＝
＝ｏＶ の固定バイアスにしている。一方、２段目の
ＧａＡｓＦＥＴのゲート・バイアスは、ゲートバイアス
抵抗を介して、外部から自由に供給できる構造にして、
可変バイアスにしている。また、本実施例回路では、２
段目の帰還容量を段間の結合コンデンサとしても使用し
ている。
本実施例回路では、各回路パラメータを次のように設計
した。初段および２段目の帰還抵抗値は７００Ωと１６
０ｏΩ、帰還容量は共に２ｐＦ、ドレインバイアス抵抗
は１６０Ω、ゲートバイアス抵抗は４にΩである。
した。初段および２段目の帰還抵抗値は７００Ωと１６
０ｏΩ、帰還容量は共に２ｐＦ、ドレインバイアス抵抗
は１６０Ω、ゲートバイアス抵抗は４にΩである。
第２図は、２段目のＦＥＴのゲートバイアスｖＧ８ を
変化させた場合の増幅回路の利得および入力ＶＳＷＲの
変化の様子を示す図である。利得制御時において人力Ｖ
ＳＷＲがほとんど変化しないことが分る。
変化させた場合の増幅回路の利得および入力ＶＳＷＲの
変化の様子を示す図である。利得制御時において人力Ｖ
ＳＷＲがほとんど変化しないことが分る。
第３図は、本増幅回路の利得の周波数特性を示す図であ
る。
る。
第４図は、本発明の第２の実施例における回路図である
。第２の実施例においては、破線で囲んだ部分をＧａＡ
ｓ１用いたモノリシック集積回路で構成した。
。第２の実施例においては、破線で囲んだ部分をＧａＡ
ｓ１用いたモノリシック集積回路で構成した。
なお、上記実施例においては、ＦＥＴはＧ ａ Ａ ５
ＦＥＴを用いた場合で説明したが、Ｓｔ ｆ用いたＦＥ
Ｔでも、また他の化合物半導体を用いたＦＥＴでもよい
。また、帰還容量はなくてもよい。
ＦＥＴを用いた場合で説明したが、Ｓｔ ｆ用いたＦＥ
Ｔでも、また他の化合物半導体を用いたＦＥＴでもよい
。また、帰還容量はなくてもよい。
発明の効果
以上のように、本発明によれば、ＦＥＴのゲート・ドレ
イン間に抵抗を挿入した負帰還広帯域増幅回路をコンデ
ンサを介して複数段縦続に接続するとともに、初段のＦ
ＥＴのゲート・バイアスを固定バイアスとし、後段目の
ＦＥＴのゲート・バイアスを外部から変えることができ
る可変バイアスとして構成して、このゲート・バイアス
を変化させることにより利得制御を行なうことにより、
利得制御時においても入力ＶＳＷＲが劣化しない広帯域
増幅回路の作製を可能ならしめ、その実用効果は大なる
ものである。
イン間に抵抗を挿入した負帰還広帯域増幅回路をコンデ
ンサを介して複数段縦続に接続するとともに、初段のＦ
ＥＴのゲート・バイアスを固定バイアスとし、後段目の
ＦＥＴのゲート・バイアスを外部から変えることができ
る可変バイアスとして構成して、このゲート・バイアス
を変化させることにより利得制御を行なうことにより、
利得制御時においても入力ＶＳＷＲが劣化しない広帯域
増幅回路の作製を可能ならしめ、その実用効果は大なる
ものである。
第１図は本発明の第１の実施例における利得制御機能端
子付広帯域の増幅回路の回路図、第２図はその２段目の
ＦＥＴのゲート・バイアスを変化させた場合の利得およ
び入力ＶＳＷＲの変化の様子を示す特性図、第３図は第
１の実施例の増幅回路の利得の周波数特性を示す特性図
、第４図は本発明の第２の実施例の増幅回路の回路図、
第５図は従来例のデュアルゲー）ＧａＡｓＦＥＴを用い
た負帰還広帯域の増幅回路の第２ゲート・バイアスを変
化させた時の利得および入力ＶＳＷＲの変化の様子を示
す特性図である。 １２・・・・・・ＧａＡｓ Ｆ Ｅ Ｔ 、 ３・・・
・・・帰還抵抗、４・・・・・・帰還容量、５・・・・
・・ドレインバイアス抵抗、６２３９１１．ゲートバイ
アス抵抗、７・・・・・・コンデンサ、８１１．・・、
信号入力端子、９・・・・・・出力端子、１０・・・・
・・電源端子、１１・・・・・・利得制御端子。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 Ｖａｓ （ＹＪ 第３図 ７ｉＦ！ ＶＬ ＩＫ＜ａｎｒ＋ 第４図 第５図 Ｖｑ２３ （Ｙ〕
子付広帯域の増幅回路の回路図、第２図はその２段目の
ＦＥＴのゲート・バイアスを変化させた場合の利得およ
び入力ＶＳＷＲの変化の様子を示す特性図、第３図は第
１の実施例の増幅回路の利得の周波数特性を示す特性図
、第４図は本発明の第２の実施例の増幅回路の回路図、
第５図は従来例のデュアルゲー）ＧａＡｓＦＥＴを用い
た負帰還広帯域の増幅回路の第２ゲート・バイアスを変
化させた時の利得および入力ＶＳＷＲの変化の様子を示
す特性図である。 １２・・・・・・ＧａＡｓ Ｆ Ｅ Ｔ 、 ３・・・
・・・帰還抵抗、４・・・・・・帰還容量、５・・・・
・・ドレインバイアス抵抗、６２３９１１．ゲートバイ
アス抵抗、７・・・・・・コンデンサ、８１１．・・、
信号入力端子、９・・・・・・出力端子、１０・・・・
・・電源端子、１１・・・・・・利得制御端子。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第２
図 Ｖａｓ （ＹＪ 第３図 ７ｉＦ！ ＶＬ ＩＫ＜ａｎｒ＋ 第４図 第５図 Ｖｑ２３ （Ｙ〕
Claims (1)
- 電界効果トランジスタのゲート・ドレイン間に抵抗を挿
入した負帰還広帯域増幅回路をコンデンサを介して複数
段縦続接続するとともに、初段の電界効果トランジスタ
のゲート・バイアスを固定バイアスとし、後段の電界効
果トランジスタのゲート・バイアスを可変バイアスとし
たことを特徴とする増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61034599A JPS62190911A (ja) | 1986-02-18 | 1986-02-18 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61034599A JPS62190911A (ja) | 1986-02-18 | 1986-02-18 | 増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62190911A true JPS62190911A (ja) | 1987-08-21 |
Family
ID=12418810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61034599A Pending JPS62190911A (ja) | 1986-02-18 | 1986-02-18 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62190911A (ja) |
-
1986
- 1986-02-18 JP JP61034599A patent/JPS62190911A/ja active Pending
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