JPS62200912A - タイミング発生回路 - Google Patents
タイミング発生回路Info
- Publication number
- JPS62200912A JPS62200912A JP4377686A JP4377686A JPS62200912A JP S62200912 A JPS62200912 A JP S62200912A JP 4377686 A JP4377686 A JP 4377686A JP 4377686 A JP4377686 A JP 4377686A JP S62200912 A JPS62200912 A JP S62200912A
- Authority
- JP
- Japan
- Prior art keywords
- counter
- output
- reset
- decoder
- generation circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 3
- 230000005670 electromagnetic radiation Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ｇ梁上の利用分野）
本発明はデジタル回路等に用いられるタイミング発生回
路に関するものである。
路に関するものである。
（従来の技術）
従来のタイミング発生回路は、第２図に示すようにカウ
ンタ１とデコーダ２とからなり、外部より供給される所
定のクロックパルス（ＣＬＫ）をカウンタ１で計数し、
その計数値をデコーダ２でデコードし、他の装ｒｉ１（
図示せず）に必要な各種のタイミング信号を発生する如
くなっている。
ンタ１とデコーダ２とからなり、外部より供給される所
定のクロックパルス（ＣＬＫ）をカウンタ１で計数し、
その計数値をデコーダ２でデコードし、他の装ｒｉ１（
図示せず）に必要な各種のタイミング信号を発生する如
くなっている。
前記回路において、クロックパルスＣＬＫは常時供給さ
れており、また、カウンタ１はリセット端子ＣＬＲが論
理“０″レベルとなった時のみ計数を停止するが、通常
、該リセット端子ＣＬＲは論理“１”レベルとなってい
る。従って、前記回路ではカウンタ１は常時、カウント
動作を実行し、デコーダ２からは連続して各種のタイミ
ング信号が発生されることになる。
れており、また、カウンタ１はリセット端子ＣＬＲが論
理“０″レベルとなった時のみ計数を停止するが、通常
、該リセット端子ＣＬＲは論理“１”レベルとなってい
る。従って、前記回路ではカウンタ１は常時、カウント
動作を実行し、デコーダ２からは連続して各種のタイミ
ング信号が発生されることになる。
しかしながら他の装置において、各種のタイミング信号
を必要とするのは、ある一定の期間内のみであり、前記
連続して発生される各種のタイミング信号のうち、実際
にはその一部のみが使用されていた。
を必要とするのは、ある一定の期間内のみであり、前記
連続して発生される各種のタイミング信号のうち、実際
にはその一部のみが使用されていた。
（発明が解決しようとする問題点）
−ところで近年、データ情報伍の増大に伴い、デジタル
回路等の占有周波数の帯域がより高い周波数領域に移行
し、電磁放射雑音等による電磁波障害（Ｅ ｔｅｃｔｒ
ｏ Ｍａｇｎｅｔｉｃ ｌ ｎｔｅｒｒｅｒｅｎｃｅ
： ＥＭＩ）の問題が顕在化してきた。
回路等の占有周波数の帯域がより高い周波数領域に移行
し、電磁放射雑音等による電磁波障害（Ｅ ｔｅｃｔｒ
ｏ Ｍａｇｎｅｔｉｃ ｌ ｎｔｅｒｒｅｒｅｎｃｅ
： ＥＭＩ）の問題が顕在化してきた。
前記回路では常時、カウンタ１によるカウント動作を行
なっているため、常にｆＲ電磁放射雑音を放出し、特に
クロックパルスＣＬＫの周波数が高い場合は、その影響
が大きくなるという問題点があった。
なっているため、常にｆＲ電磁放射雑音を放出し、特に
クロックパルスＣＬＫの周波数が高い場合は、その影響
が大きくなるという問題点があった。
本発明は前記問題点を除去し、簡単な構成でＥＭｌを減
少させたタイミング発生回路を提供することを目的とす
る。
少させたタイミング発生回路を提供することを目的とす
る。
（問題を解決するための手段）
本発明では前記問題点を解決するため、所定のクロック
パルスを計数するカウンタと、該カウンタの出力をデコ
ードし各種のタイミング信号を発生するデコーダとを備
えたタイミング発生回路において、外部より入力される
スタートビットパルスでセットされ、前記カウンタの所
定桁の出力パルスでリセットされるフリップフロップを
設け、該フリップフロップのＱ（又はＱ）出力をカウン
タのクリア（あるいはリセット）入力に送出するように
なした。
パルスを計数するカウンタと、該カウンタの出力をデコ
ードし各種のタイミング信号を発生するデコーダとを備
えたタイミング発生回路において、外部より入力される
スタートビットパルスでセットされ、前記カウンタの所
定桁の出力パルスでリセットされるフリップフロップを
設け、該フリップフロップのＱ（又はＱ）出力をカウン
タのクリア（あるいはリセット）入力に送出するように
なした。
（作 用）
本発明によれば、スタートビットパルスが発生してから
、カウンタによる計数が所定値に達するまでの期間のみ
、該カウンタに対するフリップフロップよりのリセット
信号が解除され、カウンタにおける計数、デコーダにお
ける各種のタイミング信号の発生が行なわれる。
、カウンタによる計数が所定値に達するまでの期間のみ
、該カウンタに対するフリップフロップよりのリセット
信号が解除され、カウンタにおける計数、デコーダにお
ける各種のタイミング信号の発生が行なわれる。
（実施例）
第１図は本発明のタイミング発生回路の一実施例を示す
もので、図中、従来例と同一構成部分は同一符号をもっ
て表わす。即ち、１はカウンタ、２はデコーダ、３はフ
リップフロップ（以下、ＦＦと称す。）である。
もので、図中、従来例と同一構成部分は同一符号をもっ
て表わす。即ち、１はカウンタ、２はデコーダ、３はフ
リップフロップ（以下、ＦＦと称す。）である。
ＦＦ３リセツト端子Ｓには外部よりカウンタ１の動作開
始用のスタートビットパルスが入力され、リセット端子
Ｒにはカウント開始後、所定時間が経過した後、出力す
るカウンタ１の所定桁、例えば最大桁の出力パルスが入
力される如くなっている。また、ＦＦ３のＱ出力はカウ
ンタ１のクリア端子ＣＬＲに入力されている。
始用のスタートビットパルスが入力され、リセット端子
Ｒにはカウント開始後、所定時間が経過した後、出力す
るカウンタ１の所定桁、例えば最大桁の出力パルスが入
力される如くなっている。また、ＦＦ３のＱ出力はカウ
ンタ１のクリア端子ＣＬＲに入力されている。
次に各部の信号波形を示す第３図に従って動作を説明す
る。当初、ＦＦ３はリセットされているものとする。こ
の時、ＦＦ３のＱ出力Ｃは論理′０ルベル を行なわない。
る。当初、ＦＦ３はリセットされているものとする。こ
の時、ＦＦ３のＱ出力Ｃは論理′０ルベル を行なわない。
所定のタイミング、例えばｔｌでスタートビットパルス
Ａが加えられると、ＦＦ３はセットされ、論理“１″レ
ベルのＱ出力Ｃがカウンタ１のリセット端子ＣＬＲに加
えられ、該カウンタ１は計数を開始し、デコーダ２は各
種のタイミング信号を他の装置に送出し始める。
Ａが加えられると、ＦＦ３はセットされ、論理“１″レ
ベルのＱ出力Ｃがカウンタ１のリセット端子ＣＬＲに加
えられ、該カウンタ１は計数を開始し、デコーダ２は各
種のタイミング信号を他の装置に送出し始める。
カウンタ１の計数が進み、タイミングｔ２にて最大桁の
出力パルスＢが加えられると、ＦＦ３はリセットされ、
論理“０”レベルのＱ出力Ｃがカウンタ１のリセット端
子ＣＬＲに加えられ、該カウンタ１は計数を停止する。
出力パルスＢが加えられると、ＦＦ３はリセットされ、
論理“０”レベルのＱ出力Ｃがカウンタ１のリセット端
子ＣＬＲに加えられ、該カウンタ１は計数を停止する。
このように前記回路によれば、システム（他の装置）で
デコーダ２の各種のタイミング信号を必要とする時間（
ｔｌ〜ｔ２）のみ、カウント８３よびデ」−ド動作を行
なうようｉｉＪＩｌされる。
デコーダ２の各種のタイミング信号を必要とする時間（
ｔｌ〜ｔ２）のみ、カウント８３よびデ」−ド動作を行
なうようｉｉＪＩｌされる。
（発明の効果）
以上説明したように本発明によれば、デジタル回路等で
用いられるタイミング発生回路において、タイミング信
号を必要とする期間のみ、カウンタ。
用いられるタイミング発生回路において、タイミング信
号を必要とする期間のみ、カウンタ。
デコーダを動作させるため、特に使用するクロックパル
スの周波数が高い場合の電磁放射雑音等によるＥＭＩを
軽減でき、また、消費電力の削減を図ることができる等
の利点がある。
スの周波数が高い場合の電磁放射雑音等によるＥＭＩを
軽減でき、また、消費電力の削減を図ることができる等
の利点がある。
第１図は本発明のタイミング発生回路の一実施例を示す
構成図、第２図は従来のタイミング発生回路の一例を示
ず図、第３図は第１図の回路における各部の波形図であ
る。 １・・・カウンタ、２・・・デコーダ、３・・・フリッ
プフロップ。 第１図 り １ｔ２
構成図、第２図は従来のタイミング発生回路の一例を示
ず図、第３図は第１図の回路における各部の波形図であ
る。 １・・・カウンタ、２・・・デコーダ、３・・・フリッ
プフロップ。 第１図 り １ｔ２
Claims (1)
- 【特許請求の範囲】 所定のクロックパルスを計数するカウンタと、該カウン
タの出力をデコードし各種のタイミング信号を発生する
デコーダとを備えたタイミング発生回路において、 外部より入力されるスタートビットパルスでセットされ
、前記カウンタの所定桁の出力パルスでリセットされる
フリップフロップを設け、 該フリップフロップのＱ（又は＠Ｑ＠）出力をカウンタ
のリセット（あるいはクリア）入力に送出するようにな
した ことを特徴とするタイミング発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4377686A JPS62200912A (ja) | 1986-02-28 | 1986-02-28 | タイミング発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4377686A JPS62200912A (ja) | 1986-02-28 | 1986-02-28 | タイミング発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62200912A true JPS62200912A (ja) | 1987-09-04 |
Family
ID=12673157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4377686A Pending JPS62200912A (ja) | 1986-02-28 | 1986-02-28 | タイミング発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62200912A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5038451A (ja) * | 1973-08-07 | 1975-04-09 | ||
| JPS57154944A (en) * | 1981-03-20 | 1982-09-24 | Hitachi Ltd | Retriggerable frequency divider |
-
1986
- 1986-02-28 JP JP4377686A patent/JPS62200912A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5038451A (ja) * | 1973-08-07 | 1975-04-09 | ||
| JPS57154944A (en) * | 1981-03-20 | 1982-09-24 | Hitachi Ltd | Retriggerable frequency divider |
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