JPS62252174A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS62252174A JPS62252174A JP9561986A JP9561986A JPS62252174A JP S62252174 A JPS62252174 A JP S62252174A JP 9561986 A JP9561986 A JP 9561986A JP 9561986 A JP9561986 A JP 9561986A JP S62252174 A JPS62252174 A JP S62252174A
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- JP
- Japan
- Prior art keywords
- electrode
- hole
- back surface
- fet
- source electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置、特許ζ横型電界効果トランジ
スタ（ＦＥＴ）の高性能化を実現するための電極槙造に
関するものである。
スタ（ＦＥＴ）の高性能化を実現するための電極槙造に
関するものである。
従来、この種の装置として、ＩＥＥＥ ＴＲＡＮＳＡＣ
−ＴＩＯＮＳ ＯＮ ＭＩＣＲＯＷＡＶＥ Ｔｆ（ＥＯ
ＲＹ ＡＮＤ ＴＥＣＨ−ＮＩＱＵＥＳ ＶＯＬ ＭＴ
Ｔ−２９Ｎｎｓ ＪＵＮＥ １９８１に示さ図）に示
すものかぁ−）だ。これらの図において、（１）はＦＥ
Ｔ、 ｔ２＋は半絶縁性基板、（３）は半絶縁性基板（
２）にイオン注入法等で形成された動作層、（４１およ
び＋５１はソース電極およびドレイン電極、（６）はシ
ョットキー接触をするようｆζ形成されたゲート電極で
ある。（７）および（８）はそれぞれ外部回路（図示せ
ず）と接続するためのドレインおよびゲートのリード線
である。ソース電極（４）は、半絶縁性基板（２）およ
び動作層（３）を貫通するパイ７ホール（９）を介して
裏面電極［ｌｌ（電気的に接続されている。
−ＴＩＯＮＳ ＯＮ ＭＩＣＲＯＷＡＶＥ Ｔｆ（ＥＯ
ＲＹ ＡＮＤ ＴＥＣＨ−ＮＩＱＵＥＳ ＶＯＬ ＭＴ
Ｔ−２９Ｎｎｓ ＪＵＮＥ １９８１に示さ図）に示
すものかぁ−）だ。これらの図において、（１）はＦＥ
Ｔ、 ｔ２＋は半絶縁性基板、（３）は半絶縁性基板（
２）にイオン注入法等で形成された動作層、（４１およ
び＋５１はソース電極およびドレイン電極、（６）はシ
ョットキー接触をするようｆζ形成されたゲート電極で
ある。（７）および（８）はそれぞれ外部回路（図示せ
ず）と接続するためのドレインおよびゲートのリード線
である。ソース電極（４）は、半絶縁性基板（２）およ
び動作層（３）を貫通するパイ７ホール（９）を介して
裏面電極［ｌｌ（電気的に接続されている。
例えば、ＶチャネルＦＥＴの場合、ソース電極（旬はバ
イアホール（９）および裏面電極αＧを介して接地され
る。ゲート電極（６）は高周波信号の入力側としくａ） て、ゲートリード線→を介して外部回路Ｓζ接続され、
直流バイアスとして負電圧が印加される。ドレイン電極
１５）は高周波信号の出力側として、ドレ（り） インのリード線→を介して外部回路に接続され、直流バ
イアスとして正電圧が印加される。
イアホール（９）および裏面電極αＧを介して接地され
る。ゲート電極（６）は高周波信号の入力側としくａ） て、ゲートリード線→を介して外部回路Ｓζ接続され、
直流バイアスとして負電圧が印加される。ドレイン電極
１５）は高周波信号の出力側として、ドレ（り） インのリード線→を介して外部回路に接続され、直流バ
イアスとして正電圧が印加される。
上記の様をζ、ゲート電極（６）に高周波信号を入力出
力する、いわゆる高周波増幅器としてＦＥＴが用いられ
る場合が多い。
力する、いわゆる高周波増幅器としてＦＥＴが用いられ
る場合が多い。
ここで、増幅器の利得を高くするため１ζは、特Ｃζソ
ース抵抗やソースインダクタンスを低減するり 事が不可欠である。苧−ド線を使用せず１ζバイアホー
ル（９）を介してソース電極（４）を直接接地する事に
より、ソース抵抗やソースインダクタンスの低減に有効
（ζ寄与している。
ース抵抗やソースインダクタンスを低減するり 事が不可欠である。苧−ド線を使用せず１ζバイアホー
ル（９）を介してソース電極（４）を直接接地する事に
より、ソース抵抗やソースインダクタンスの低減に有効
（ζ寄与している。
従来のパイ７ホールを有するＦＥＴでは、半導体基板の
裏面より開孔し、表面のソース電極まで貫通させるバイ
アホール構造である。一方、高周波伝送損失を考慮する
と、半導体基板の厚みが厚い程、損失が少な（ＦＥＴ本
来の性能を得ることが出来る。しかしながら半導体基板
の厚みが厚くなると、従来のバイアホール構造では、半
導体基板の裏面の開孔面積が大きくなり、チップＩζ占
めるバイアホール部の面積が大きくなる。この事が集積
化に対して不利であった。
裏面より開孔し、表面のソース電極まで貫通させるバイ
アホール構造である。一方、高周波伝送損失を考慮する
と、半導体基板の厚みが厚い程、損失が少な（ＦＥＴ本
来の性能を得ることが出来る。しかしながら半導体基板
の厚みが厚くなると、従来のバイアホール構造では、半
導体基板の裏面の開孔面積が大きくなり、チップＩζ占
めるバイアホール部の面積が大きくなる。この事が集積
化に対して不利であった。
この発明は、バイアホール構造の有する低ソース抵抗お
よび低ソースインダクタンス１ζよる高利得化、さらに
、厚い半導体基板を使用して、伝送損失の低減とその際
の亮集積化を可能とする新規な半導体装置を得ることを
目的とする。
よび低ソースインダクタンス１ζよる高利得化、さらに
、厚い半導体基板を使用して、伝送損失の低減とその際
の亮集積化を可能とする新規な半導体装置を得ることを
目的とする。
この発明は、少なくとも１ケ所以上の島状のソース電梃
部（ζ表面より形成された表面貫通穴およびこれＣζ対
応するようＥζζ表面形成された裏面貫通穴とをソース
電極のバイアホールとして利用し、ＦＥＴの裏面をソー
ス電極端子としたものである。
部（ζ表面より形成された表面貫通穴およびこれＣζ対
応するようＥζζ表面形成された裏面貫通穴とをソース
電極のバイアホールとして利用し、ＦＥＴの裏面をソー
ス電極端子としたものである。
この発明における表艮バイアホール構造の採用する手に
より、バイアホールの有する低ソース抵抗および低ソー
スインダクタンスを損なう事なく、集積化を可能とする
。
より、バイアホールの有する低ソース抵抗および低ソー
スインダクタンスを損なう事なく、集積化を可能とする
。
以下、この発明の一実施例を第１図および第２図（第１
図Ｍ−π線断面図）Ｉζ示す。これらの図畳ζおいて、
ｔｉｌｌ １．を島状のソース電極（４）の表面貫通孔
であり、裏面貫通孔（１２１を介して裏面電極ｕ０と電
気的に接続されている。なお、図中、第１図および第２
図と同一符号は同−又は相当部分を示す。
図Ｍ−π線断面図）Ｉζ示す。これらの図畳ζおいて、
ｔｉｌｌ １．を島状のソース電極（４）の表面貫通孔
であり、裏面貫通孔（１２１を介して裏面電極ｕ０と電
気的に接続されている。なお、図中、第１図および第２
図と同一符号は同−又は相当部分を示す。
この実施例擾ζおける構造のバイアホールでは、表面貫
通孔またはへ面貫通孔の各々が従来のバイアホールと同
じ開孔面積を有している場合、従来の２倍の半導体基板
厚に適用する事が出来る。同様Ｉζ、半導体基板厚が同
じであれば、従来の１７２の開孔面積でバイアホールを
形成出来るため、集積化蚤ζ有効である。そのため、バ
イアホール構造の有する低ソース抵抗および低ソースイ
ンダクタンスを損なう事なく、高周波伝送損失の少ない
厚い半導体基板１ζも適用出来るため、高性能なＦＥＴ
を実現する皇が出来る。
通孔またはへ面貫通孔の各々が従来のバイアホールと同
じ開孔面積を有している場合、従来の２倍の半導体基板
厚に適用する事が出来る。同様Ｉζ、半導体基板厚が同
じであれば、従来の１７２の開孔面積でバイアホールを
形成出来るため、集積化蚤ζ有効である。そのため、バ
イアホール構造の有する低ソース抵抗および低ソースイ
ンダクタンスを損なう事なく、高周波伝送損失の少ない
厚い半導体基板１ζも適用出来るため、高性能なＦＥＴ
を実現する皇が出来る。
なお、上記実施例では島状のソース電極が１ケの場合憂
ζついて説明したが、電力用ＦＥＴのようＩζ複数の島
状ソース電極が配置されていても、本発明を適用するこ
とが出来る。
ζついて説明したが、電力用ＦＥＴのようＩζ複数の島
状ソース電極が配置されていても、本発明を適用するこ
とが出来る。
また、電力用ＦＥＴの場合をζはＮＥＴの裏面電極を厚
メッキで形成することｆζより、放熱効果も期待出来る
。
メッキで形成することｆζより、放熱効果も期待出来る
。
以上のよう（ζ、本発明によれば、島状のソース電極を
表面貫通穴および裏面貫通穴を通して裏面電極に接地す
るように構成したので、集＠度が高く、且つ高性能なＦ
ＥＴを実現する事が出来る。
表面貫通穴および裏面貫通穴を通して裏面電極に接地す
るように構成したので、集＠度が高く、且つ高性能なＦ
ＥＴを実現する事が出来る。
【図面の簡単な説明】
第１図は本発明の一実施例を示すＦＥＴの上面図、第２
図は第１図の■−■線で切断したときの断面図、第８図
は従来のＦＥＴの上面図、第４図は第８図のｒｖ−Ｔｈ
線で切断したときの断面図である。 （１）はＦＥＴ１（２＋は半絶縁性基板、１３）は動作
層、（４）はソース電極、（５）はドレイン電極、（６
）はゲート電極、１７）はドレインリード線、（８］は
ゲートリード、線、（９）は従来のバイアホール、４１
Ｇは裏面電極、ａＤは表面貫通孔、（２）は裏面貫通穴
である。 尚、図中同一符号は同−又は相当部分を示す。 第１図 第２図 第３図 第４図 手続補正書く自発） ６１１２２５“ 昭和 年 月 日 ｌ、事件の表示 特願昭６１−９５６１９号２、発
明の名称 半導体装置 ３、補正をする者 代表者志岐守哉 ４、代理人 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１） 明細書第１頁２０行の「第１図」を、「第３
図」と補正する。 （２）同じく第２頁１１行の「Ｖチャネル」を、ｒ ｎ
チャネル」と補正する。 （３）同じく第３頁１０行の「バイアホールを有するＦ
ＥＴＪを、［バイアホール（９）を有するＦＥＴ （１
） Ｊと補正する。 （４）同じく第３頁１１行、第５頁１４行の「ソース電
極」を、それぞれ「ソース電極（４）」と補正する。 （５）同じく第５頁１〜２行の「第１図および第２図」
を、「第３図および第４図」と補正する。 （６）同じく第５頁４行の「表面貫通孔または裏面貫通
孔」を、［表面貫通孔（１１）または裏面貫通孔（１２
）Ｊと補正する。 以 上
図は第１図の■−■線で切断したときの断面図、第８図
は従来のＦＥＴの上面図、第４図は第８図のｒｖ−Ｔｈ
線で切断したときの断面図である。 （１）はＦＥＴ１（２＋は半絶縁性基板、１３）は動作
層、（４）はソース電極、（５）はドレイン電極、（６
）はゲート電極、１７）はドレインリード線、（８］は
ゲートリード、線、（９）は従来のバイアホール、４１
Ｇは裏面電極、ａＤは表面貫通孔、（２）は裏面貫通穴
である。 尚、図中同一符号は同−又は相当部分を示す。 第１図 第２図 第３図 第４図 手続補正書く自発） ６１１２２５“ 昭和 年 月 日 ｌ、事件の表示 特願昭６１−９５６１９号２、発
明の名称 半導体装置 ３、補正をする者 代表者志岐守哉 ４、代理人 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１） 明細書第１頁２０行の「第１図」を、「第３
図」と補正する。 （２）同じく第２頁１１行の「Ｖチャネル」を、ｒ ｎ
チャネル」と補正する。 （３）同じく第３頁１０行の「バイアホールを有するＦ
ＥＴＪを、［バイアホール（９）を有するＦＥＴ （１
） Ｊと補正する。 （４）同じく第３頁１１行、第５頁１４行の「ソース電
極」を、それぞれ「ソース電極（４）」と補正する。 （５）同じく第５頁１〜２行の「第１図および第２図」
を、「第３図および第４図」と補正する。 （６）同じく第５頁４行の「表面貫通孔または裏面貫通
孔」を、［表面貫通孔（１１）または裏面貫通孔（１２
）Ｊと補正する。 以 上
Claims (1)
- 一主面上にドレイン電極、ゲート電極および島状のソー
ス電極を有する横型電界効果トランジスタにおいて、少
なくとも１ヶ所以上のソース電極部に主面より形成され
た表面貫通穴および対応する他の主面に形成された裏面
貫通穴を電気的に接続することを特徴とする半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9561986A JPS62252174A (ja) | 1986-04-24 | 1986-04-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9561986A JPS62252174A (ja) | 1986-04-24 | 1986-04-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62252174A true JPS62252174A (ja) | 1987-11-02 |
Family
ID=14142559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9561986A Pending JPS62252174A (ja) | 1986-04-24 | 1986-04-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62252174A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5236854A (en) * | 1989-12-11 | 1993-08-17 | Yukio Higaki | Compound semiconductor device and method for fabrication thereof |
| JP2009033097A (ja) * | 2007-06-29 | 2009-02-12 | Fujitsu Ltd | 半導体装置及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5661170A (en) * | 1979-10-25 | 1981-05-26 | Mitsubishi Electric Corp | Preparation of field effect transistor |
| JPS6074440A (ja) * | 1983-09-29 | 1985-04-26 | Nec Corp | 半導体装置の製造方法 |
-
1986
- 1986-04-24 JP JP9561986A patent/JPS62252174A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5661170A (en) * | 1979-10-25 | 1981-05-26 | Mitsubishi Electric Corp | Preparation of field effect transistor |
| JPS6074440A (ja) * | 1983-09-29 | 1985-04-26 | Nec Corp | 半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5236854A (en) * | 1989-12-11 | 1993-08-17 | Yukio Higaki | Compound semiconductor device and method for fabrication thereof |
| JP2009033097A (ja) * | 2007-06-29 | 2009-02-12 | Fujitsu Ltd | 半導体装置及びその製造方法 |
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