JPS62254542A - パタ−ン検出回路 - Google Patents
パタ−ン検出回路Info
- Publication number
- JPS62254542A JPS62254542A JP61096729A JP9672986A JPS62254542A JP S62254542 A JPS62254542 A JP S62254542A JP 61096729 A JP61096729 A JP 61096729A JP 9672986 A JP9672986 A JP 9672986A JP S62254542 A JPS62254542 A JP S62254542A
- Authority
- JP
- Japan
- Prior art keywords
- level
- pattern
- detection
- circuit
- detection circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Manipulation Of Pulses (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
太益四はギーｌ荒姦跋暑のパ々−ン蛤出６鯰−関わり、
特に受信されるデータ中にサイクリックに現われる同期
パターンの検出に好適なパターン検出回路に関する。
特に受信されるデータ中にサイクリックに現われる同期
パターンの検出に好適なパターン検出回路に関する。
時分割多重化された信号を受信して処理するために、ど
こがデータの始まりかを示すサイクリックな同期パター
ンを挿入する技術が知られている。
こがデータの始まりかを示すサイクリックな同期パター
ンを挿入する技術が知られている。
ところで、雑音を含む受信信号からパターン検出を行う
と誤まって同期パターンを認識して受信信号を誤処理す
る恐れがある。このため従来は受信データから特定のパ
ターンを検出する方式として、受信データを蓄積し、こ
れとあらかじめ設定した正しい特定パターンとの照合を
行う、いわゆるパターンマツチを検出する方法が一般に
用いられている。
と誤まって同期パターンを認識して受信信号を誤処理す
る恐れがある。このため従来は受信データから特定のパ
ターンを検出する方式として、受信データを蓄積し、こ
れとあらかじめ設定した正しい特定パターンとの照合を
行う、いわゆるパターンマツチを検出する方法が一般に
用いられている。
しかしこの方法では雑音による誤りを避けるためには特
定パターン長を冗長にする必要があり、このために伝送
時間が長くなり雑音によってパターン検出ができない確
率が増大する。
定パターン長を冗長にする必要があり、このために伝送
時間が長くなり雑音によってパターン検出ができない確
率が増大する。
その欠点を補うだめの方法として、データ信号をレジス
タに蓄積し一致検出をする他に受信レベルについても監
視して期待されるレベルア受信された信号についてのみ
パターン検出する方法が用いられている。
タに蓄積し一致検出をする他に受信レベルについても監
視して期待されるレベルア受信された信号についてのみ
パターン検出する方法が用いられている。
例えば特開昭６０−１４３０４４に記載されたパターン
検出回路は、このような受信レベルを判定することによ
って、あらかじめ定められた受信レベルの信号について
のみ同期検出を行うものである。
検出回路は、このような受信レベルを判定することによ
って、あらかじめ定められた受信レベルの信号について
のみ同期検出を行うものである。
上記従来技術では回線品質が悪い条件で通信を行う際に
はレベルが上下するたびに通信が杜絶し必要なデータが
欠ける確率が大きくなる欠点があった。
はレベルが上下するたびに通信が杜絶し必要なデータが
欠ける確率が大きくなる欠点があった。
本発明の目的は回線品質が悪い際にも極力データの欠落
を起こさないパターン検出回路を提供することにある。
を起こさないパターン検出回路を提供することにある。
上記目的は、受信レベルを判定する回路を設けその出力
によって同期パターン検出条件を変更することによって
、回線品質の悪い状態においても通信が杜絶する確率を
下げることができる。
によって同期パターン検出条件を変更することによって
、回線品質の悪い状態においても通信が杜絶する確率を
下げることができる。
本発明は、受信入力信号レベルがおる設定値（Ｖ、）よ
り大きく、別のレベル（Ｖｔ ） ［Ｖ、 ＞ Ｆ、
）より小さいことを判別するレベル判定回路と、上記受
信入力信号から特定の同期パターンを識別するための回
路を備え、上記レベル判定の結果が（Ｖ、）と（Ｖ、）
の間で受信された場合にはあらかじめ定められた条件で
パターン検出を行い、該２つのレベルの範囲外で受信さ
れた場合については、あらかじめ定められた条件とは異
なった別の条件で同期パターン検出を行う。このように
することにより回線品質の悪い場合においても通信が杜
絶する確率を下げることができる。
り大きく、別のレベル（Ｖｔ ） ［Ｖ、 ＞ Ｆ、
）より小さいことを判別するレベル判定回路と、上記受
信入力信号から特定の同期パターンを識別するための回
路を備え、上記レベル判定の結果が（Ｖ、）と（Ｖ、）
の間で受信された場合にはあらかじめ定められた条件で
パターン検出を行い、該２つのレベルの範囲外で受信さ
れた場合については、あらかじめ定められた条件とは異
なった別の条件で同期パターン検出を行う。このように
することにより回線品質の悪い場合においても通信が杜
絶する確率を下げることができる。
以下本発明の実施例について図面を用いて詳細に説明す
る。
る。
第１図は本発明の実施例のブロック図である。
第１図の比較回路１は受信入力信号ｉｎを定電圧子ｒを
抵抗２によって設定した基準値ＶＣに対して比較し、デ
ィジタル波形ｘ１に変換する。
抵抗２によって設定した基準値ＶＣに対して比較し、デ
ィジタル波形ｘ１に変換する。
クロック発生回路３は正常受信状態のサイクリックデー
タに同期したクロック−３を発生する。シフトレジスタ
４は回路３から発生されるクロックで動作し、比較回路
１の出力可を蓄積する。シフトレジスタ４の出力が結合
されるＲＱＭ ５はシフトレジスタ４の出力とあらかじ
め定められた同期パターンとのハミング距離によって同
期検出か否かを出力する。この出力情報は同期検出信号
出力回路６に送出され同期検出が有効か否かを判定され
有効であれば受信信号処理部７ベ同期検出信号を出力し
、次回の同期パターン予想位置にＲＯＭ５をイネーブル
する。
タに同期したクロック−３を発生する。シフトレジスタ
４は回路３から発生されるクロックで動作し、比較回路
１の出力可を蓄積する。シフトレジスタ４の出力が結合
されるＲＱＭ ５はシフトレジスタ４の出力とあらかじ
め定められた同期パターンとのハミング距離によって同
期検出か否かを出力する。この出力情報は同期検出信号
出力回路６に送出され同期検出が有効か否かを判定され
有効であれば受信信号処理部７ベ同期検出信号を出力し
、次回の同期パターン予想位置にＲＯＭ５をイネーブル
する。
ＲＯＭ５と同期検出信号出力回路６を含む回路８は同期
判′を及び同期検出信号出力部であり、同期検出口Ｆ
８とする。
判′を及び同期検出信号出力部であり、同期検出口Ｆ
８とする。
回路１６は受信入力信号を整流平滑化する回路１５゜基
準電圧’ｌ Ｉ ｆｔ発生用の抵抗１２〜１４．比較回
路１０．１１ 、及びアンド回路９からなる受信レベル
列中 丘１１髪 １１ （２−イ 雫 〜） Ｖ 丘η
α智 Ｏハ 山 ＋ −請ξ 争ｎ−鴫 （れば、受
信レベルが正常でおることを示す。
準電圧’ｌ Ｉ ｆｔ発生用の抵抗１２〜１４．比較回
路１０．１１ 、及びアンド回路９からなる受信レベル
列中 丘１１髪 １１ （２−イ 雫 〜） Ｖ 丘η
α智 Ｏハ 山 ＋ −請ξ 争ｎ−鴫 （れば、受
信レベルが正常でおることを示す。
いま、受信レベルが正常の場合にあったとするとアンド
回路９の出力Ｘ、は°Ｈ”となり、ＲＯＭ ５のＭＳＢ
は”Ｈ゛となって、ＲＯＭアドレスの上位側半分が占め
るエリアをアクセスすることになり、逆に受信レベルが
正常でないときには、アンド回路９の出力は°Ｌ°とな
り、 ＭＳＢは”Ｌｏとなって、ＲＯＭアドレスの下位
側半分をアクセスすることになる。
回路９の出力Ｘ、は°Ｈ”となり、ＲＯＭ ５のＭＳＢ
は”Ｈ゛となって、ＲＯＭアドレスの上位側半分が占め
るエリアをアクセスすることになり、逆に受信レベルが
正常でないときには、アンド回路９の出力は°Ｌ°とな
り、 ＭＳＢは”Ｌｏとなって、ＲＯＭアドレスの下位
側半分をアクセスすることになる。
このとき例えば、ＲＯＭデータを、受信レベル正常の際
は受信した同期パターンとあらかじめ定められた同期パ
ターンのハミング距離が０のときのみ同期パターン検出
を行い、受信レベル異常の際は、該ハミング距離が＃（
Ａ＋）０）のときまで同期パターン検出可とできるよう
にプログラムしておくことによって、回線状態が悪化し
た場合においてもＲＯＭ ５のプログラムによって定め
られた限度までの間は通信の杜絶をなくすことができる
。また受信データが複数のデータ種によって構成される
データの場合はアンド回路９の出力によって、選択的に
データを取捨することが可能であるへ〔発明の効果〕 以上説明したように、本発明を用いることにより、あら
かじめ定められた回線状態の悪化まで同期検出可能であ
るので、通信が杜絶する確率を下げることができる。
は受信した同期パターンとあらかじめ定められた同期パ
ターンのハミング距離が０のときのみ同期パターン検出
を行い、受信レベル異常の際は、該ハミング距離が＃（
Ａ＋）０）のときまで同期パターン検出可とできるよう
にプログラムしておくことによって、回線状態が悪化し
た場合においてもＲＯＭ ５のプログラムによって定め
られた限度までの間は通信の杜絶をなくすことができる
。また受信データが複数のデータ種によって構成される
データの場合はアンド回路９の出力によって、選択的に
データを取捨することが可能であるへ〔発明の効果〕 以上説明したように、本発明を用いることにより、あら
かじめ定められた回線状態の悪化まで同期検出可能であ
るので、通信が杜絶する確率を下げることができる。
第１図は本発明の実施例を示すブロック構成図である。
１．１０．１１・・・・・・比較回路
３・・・・・・・・・・・・・・・・・・・・・クロッ
ク発生回路４・・・・・・・−・・・・・・・・・・・
・・シフトレジスタ５ ・・・・・・由・・・・・・・
・・・・・ ＲＯＭ７・・・・・・・・・・・・・・・
・・・・・・受信信号処理回路８・・・・・・・・・・
・・・・・・・・・・・同期検出回路１６ ・・・・・
−・・・・・・・・・・・受信入力レベル判定回路１１
記
ク発生回路４・・・・・・・−・・・・・・・・・・・
・・シフトレジスタ５ ・・・・・・由・・・・・・・
・・・・・ ＲＯＭ７・・・・・・・・・・・・・・・
・・・・・・受信信号処理回路８・・・・・・・・・・
・・・・・・・・・・・同期検出回路１６ ・・・・・
−・・・・・・・・・・・受信入力レベル判定回路１１
記
Claims (1)
- １、受信出力に時系列的に現われる２値信号を識別し、
その２値信号が連続する複数のビットについて特定のパ
ターンであるときに検出出力を送出する手段を備えたパ
ターン検出回路において、上記信号レベルを検出する手
段と、この手段により検出された信号のレベルが第１の
レベルよりも大きく、この第１のレベルよりも大きい第
２のレベルよりも小さいときに限り、上記検出回路の定
められた検出条件を用い、検出された信号のレベルが第
１と第２のレベルの間にない時には、前記検出条件とは
異なる他の検出条件を用いてパターン検出を行うように
したパターン検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61096729A JPS62254542A (ja) | 1986-04-28 | 1986-04-28 | パタ−ン検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61096729A JPS62254542A (ja) | 1986-04-28 | 1986-04-28 | パタ−ン検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62254542A true JPS62254542A (ja) | 1987-11-06 |
Family
ID=14172817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61096729A Pending JPS62254542A (ja) | 1986-04-28 | 1986-04-28 | パタ−ン検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62254542A (ja) |
-
1986
- 1986-04-28 JP JP61096729A patent/JPS62254542A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4498104A (en) | Method and apparatus for concealing errors in a digital television signal | |
| US5727018A (en) | Process for obtaining a signal indicating a synchronization error between a pseudo-random signal sequence from a transmitter and a reference pseudo-random signal sequence from a receiver | |
| US4748643A (en) | Start bit detecting circuit | |
| US5148453A (en) | Parallel sync detection | |
| EP0265080B1 (en) | Device for detecting bit phase difference | |
| US4622666A (en) | Circuits for detecting framing bits in a t.d.m. bit stream | |
| US6904539B2 (en) | Method of determining data transfer speed in data transfer apparatus | |
| US5068879A (en) | Monitoring of digital transmission systems | |
| US4003020A (en) | Digital signal transmission | |
| JPS62254542A (ja) | パタ−ン検出回路 | |
| US6017146A (en) | Error correction device | |
| US5303245A (en) | Information signal processing method and apparatus | |
| US4811366A (en) | Start pattern detecting apparatus | |
| US7633975B2 (en) | Synchronization circuitry writing test data in a shift register in a short time period | |
| JPH0378337A (ja) | 符号誤り計数回路 | |
| JP2545803B2 (ja) | スタ−トパタ−ン検出装置 | |
| US5570394A (en) | Signal transmission system | |
| KR100219495B1 (ko) | 디브이디의 에러정정코드 싱크보호회로 | |
| JPS638676B2 (ja) | ||
| JP2944420B2 (ja) | 伝達単位不一致検出方法及び伝達単位不一致検出装置 | |
| JPH08330979A (ja) | 誤り訂正装置 | |
| SU1741143A2 (ru) | Устройство дл подключени абонентов к вычислительной машине | |
| SU1015386A1 (ru) | Устройство дл проверки схем контрол пам ти | |
| JPS5866136A (ja) | 割り込み検出方法 | |
| CA2015973C (en) | Parallel sync detection |