JPS62281758A - Ｄｃ−ｄｃコンバ−タ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ２、発明の詳細な説明 Ｃ概　要〕 変成器を用い、その−次側でフィードフォワード・スイ
ッチング制御を行うＤＣ−ＤＣコンバータにおいて、入
力直流電圧に比例した電圧でスイッチング素子をオン／
オフ駆動し、この駆動電圧の平均値を検出して帰還制御
を行い、安定な出力電圧を得るようにしたものである。

〔産業上の利用分野〕

本発明は、通信機器等の電源に用いられるＤＣ−ＤＣコ
ンバータに関するものである。

通信機器等の電源は複数の直流電圧を必要とし、小型・
低価格化のため一つの変成器の二次側から複数の出力を
得る多出力ＤＣ−ＤＣコンバータがよく用いられている
。この場合、出力電圧が入力電圧の変動に影響されない
安定したＤＣ−ＤＣコンバータとして変成器の一次側で
のフィードフォワード制御が従来より用いられている。

〔従来の技術〕

第４図は変成器を用いた従来のフィードフォワード式Ｄ
Ｃ−ＤＣコンバータの一例を示している。

第４図において、Ｖｉは変動し得る人力直流電源、Ｔ１
は電圧変成器で一次側において巻線Ｎ１、リセット巻線
Ｎ２、及び電圧検出巻線Ｎ３を備え、二次側において巻
線Ｎ４を備えている。ＴＲＩはスイッチングトランジス
タで交互にオン／オフを繰り返して巻線Ｎ３及びＮ４に
電圧を誘起する。

リセット巻線Ｎ２はトランジスタＴＲＩがオンのときに
変成器Ｔ１に蓄えられた励磁エネルギーを、トランジス
タＴＲＩがオフのときダイオードＤ１を介して入力電１
ＪＶｉに回生ずるだめのものである。

巻線Ｎ３の両端には入力電圧検出回路として、ダイオー
ドＤ２と抵抗Ｒ１とコンデンサＣ１と抵抗Ｒ３とからな
る平均値整流回路が接続されている。ここで平均値とは
、パルス幅（ｔ　ＯＮ）の積分値をパルス周期（Ｔ）で
割ったものである。コンデンサＣ１には抵抗Ｒ２が並列
接続され、抵抗Ｒ１とコンデンサＣ１との直列体には抵
抗Ｒ３が並列接続されている。

抵抗Ｒ２の一端は誤差増幅器Ａの一方の入力電圧に接続
され、他端は基卓直流電ｔＡＥｒを介して誤差増幅器Ａ
の他方の入力電圧に接続されている。

誤差増幅器Ａの出力電圧はトランジスタＴＲ１のベース
電圧に接続されている。

巻線Ｎ４の両端には出力回路として、全波整流用のダイ
オードＤ３及びＤ４を経てコイルＬ１と抵抗ｒ１とコン
デンサＣ２との直列体で構成された平均値整流回路が接
続されており、負荷ＲＬがコンデンサＣ２と並列接続さ
れている。尚、この出力回路は通常、複数個設けられる
が便宜上１（囚のみを示す。

次に、動作について説明すると、入力電圧Ｖｉはトラン
ジスタＴＲＬによりオン／オフ制御され変成器Ｔ１の一
次巻緑Ｎ１及び二次巻ｖＡＮ　４を経て電圧が誘起され
、これをダイオードＤ３及びＤ４により整流しコイルＬ
ｌ、抵抗ｒｌ、及びコンデンサＣ２によりその分圧され
た平均値Ｖ１を負荷ＲＬに与える。

一方、電圧検出巻線Ｎ３により発生された交流電圧はダ
イオードＤ２で整流され抵抗Ｒ１及びＲ３を経て平均値
が増幅雅人に与えられトランジスタＴＲＩをフィードフ
ォワード制御する。

従って、入力電圧■１が変動すると増幅器Ａの人力も変
動し、基準電圧Ｅｒとの関係でトランジスタＴＲｌ０時
比率Ｄ＝ｔｏｓ／　（Ｌｏｓ＋　ｔｏｒｒ　）が制御さ
れ出力回路の負荷電圧Ｖ１が入力電圧Ｖ【の変動に影響
されずに済む。

この場合、電圧検出回路における抵抗Ｒ３は平均値整流
を行うために必要であるが、Ｒ１＞＞Ｒ３とすると出力
電圧■１は次のように表される。

但し、■は、 で表されるコンデンサＣ１の両端の電圧の平均値である
。

従って、入力電圧の変動の影響を出力電圧において無視
できるには、出力回路においても電圧検出回路において
も共に平均値整流しＲ１＞＞Ｒ３なる上記の前提条件が
必要となる。

〔発明が解決しようとする問題点〕

従来のＤＣ−ＤＣコンバータは以上のように電圧検出巻
線Ｎ３を用い、然もこれの出力電圧を平均値整流するた
めに抵抗Ｒ３を小さくしなければならず電圧検出巻線Ｎ
３の出力電圧が抵抗Ｒ３で消費されてしまい損失が大き
くなるという問題点があった。

従って、本発明の目的は特別に電圧検出用の巻線を用い
ずに然も電圧検出の際の損失を少な（したＤＣ−ＤＣコ
ンバータを提供することである。

〔問題点を解決するための手段〕

第１図は本発明に係る変成器を備えたフィードフォワー
ド型ＤＣ−ＤＣコンバータの原理ブロック図を示し、１
は変成器Ｔの二次巻線に接続された直流出力回路、２は
変成器Ｔの一次巻線に直列接続されたＦＥＴ等のスイッ
チング素子、３は直流入力電圧又はこれに比例した電圧
をオン／オフ出力しオン出力状態のときスイッチング素
子２をオン駆動する駆動回路、４は駆動回路３のオン／
オフ電圧の平均値を充電する電圧検出回路、５は電圧検
出回路４からの電圧平均値に応答して駆動回路３の駆動
電圧の時比率を制御する時比率制御回路、であり、駆動
回路３がオン出力状態のとき電圧検出回路４はそのオン
電圧を充電するとともに駆動回路３がオフ出力状態のと
き充電電圧を放電させる。

〔作　用〕

第１図において、入力直流電圧■１又はこれに比例した
電圧は、駆動回路３がオン出力状態のときスイッチング
素子２に与えられスイッチング素子２を導通させて変成
器Ｔを付勢し出力回路１に平均値直流電圧を発生させる
。駆動回路３のオン出力電圧は電圧検出回路４で充電さ
れる。駆動回路３がオフ出力状態のとき、駆動回路３は
スイッチング素子２を不導通にするとともに電圧検出回
路４の充電電圧を放電する。この放電電圧は入力電圧に
比例したものであるが、基準値Ｖｒｅｆと比較され、そ
の結果に応じて時比率制御回路５で駆動回路３のオン／
オフ比を制御する。この結果、入力電圧Ｖｉが変動して
もスイッチング素子２に与えられる駆動電圧のオン／オ
フ比が対応して変化することとなって一定の出力回路電
圧が保たれる。

〔実施例〕

第２図は、第１図に示した本発明のＤＣ−ＤＣコンバー
タの実施例を示すもので、変成器Ｔの二次巻ｖＡＴＳに
接続された出力回路１はダイオードＤ３及びＤ４、コイ
ルＬ１、並びにコンデンサＣ２を備え、負荷ＲＬはコン
デンサＣ２と並列接続されている。変成器Ｔの一次巻線
Ｔｐに直列接続されたスイッチング素子２は例えばＦＥ
ＴＱＩを用いることができる。この直列体は入力電圧源
■ｉの両端に接続されている。ＦＥＴＱｌのゲート電圧
は第１のＮＰＮ型トランジスタＱ２と第２のＰ　Ｎ　Ｐ
型トランジスタＱ３とから成る駆動回路３によって駆動
される。トランジスタＱ２及びＱ３のエミッタ電圧同士
が相互接続され且つＦ　ＥＴＱｌのゲート電圧に接続さ
れており、トランジスタＱ２及びＱ３のコレクタ電圧間
に入力電圧源■１が印加されている。ＦＥＴＱＩのゲー
ト電圧とソース電圧との間には電圧検出回路４を構成す
る抵抗Ｒ１と抵抗Ｒ２及びコンデンサＣ１の並列体との
直列体が接続されている。コンデンサＣ１の両端の電圧
■は時比率制御回路５を構成する誤差増幅器Ａに入力さ
れ基準電圧Ｖｒｅｆと比較され、その出力は同しく時比
率制御回路５を構成するＰＷＭ回路５０に人力される。

ＰＷＭ回路５０の出力は、駆動回路３における相互接続
されたトランジスタＱ２及びＱ３のベース電圧に送られ
る。尚、第２図で出力回路１に抵抗ｒ１がないのは、式
（１）よりＲＬ＞＞ｒ　ＬならコンデンサＣ１の電圧■
が出力電圧■１にほぼ比例するため、これを考慮したか
らである。

次に、第２図に示した実施例の動作を第３図に示した波
形図を参照して説明する。

まず、ＰＷＭ回路５０の出力パルスがオン状態にあると
き、トランジスタＱ２が導通して入力電圧Ｖｉに比例し
た電圧ＶＣＳをＦＥＴＱｌのゲート・ソース間に印加し
てＦＥＴＱＩをオンにする。

これにより変成器Ｔの一次巻線Ｔｐが付勢され二次巻線
Ｔｓに電圧を誘起し、平均値整流電圧Ｖ。

を負ｒＲＲＬに供給する。

ＦＥＴＱＩがオンのときそのゲート・ソース電圧は抵抗
Ｒ１及びＲ２で分圧されるとともに抵抗Ｒ２の分圧電圧
■をコンデンサＣ１に充電する。

ＰＷＭ回路５０の出力パルスがオフ状態にあるとき、今
度はコンデンサＣ１の充電電圧が抵抗Ｒ１を通ってトラ
ンジスタＱ３を導通させ放電する。

このようにしてコンデンサＣ１の電圧Ｖは充放電を繰り
返して第３図のような平均値の波形となり誤差増幅４八
で基準電圧Ｖｒｅｆと比較されその誤差が増幅されて出
力される。誤差増幅器Ａの出力はＰＷＭ回路５０におい
て三角波と比較されて駆動回路３のトランジスタＱ２、
Ｑ３を駆動するパルスを発生する。

上記の動作において、コンデンサＣ１の電圧■は、 で表され、負荷の電圧Ｖｏは、 Ｖｏ＝Ｖｉ　　（Ｎｓ／Ｎｐ）Ｄ で表される。但し、Ｎｓ及びＮｐは変成ＨＴの二次及び
−次巻線の巻数である。

従って、出力回路１の出力電圧Ｖｏ及び電圧検出回路４
のコンデンサ電圧■は時比率Ｄ＝ｔｏ＋ｉ／（ｔｏｓ＋
ｔｏ□）に比例する平均値で表されるとともに、フィー
ドフォワード制御に用いられる式（３）のコンデンサＣ
１の電圧■は式（２）の電圧■に対応するものであり抵
抗Ｒ１及びＲ２を用いて平均値電圧が得られることにな
る。即ち、第２図の抵抗Ｒ１及びＲ２並びにコンデンサ
Ｃ１は第４図の同一符号の素子に対応しており、第４図
の抵抗Ｒ３はトランジスタＱ３の導通状態に対応してい
る。従って、第４Ｉ２Ｉの抵抗Ｒ３は余り抵抗値を小さ
く出来なかったが、本発明ではほぼ零に近づけることが
できる。

この結果、入力電圧Ｖｉが変動してもコンデンサＣ１の
平均電圧■を対応して変化できるので、ＦＥＴＱＩのオ
ン／オフ比、即ち時比率りが制御されて負荷電圧Ｖｏの
変動を抑えることができる。

〔発明の効果〕

以上のように、本発明によれば、変成器を用いたフィー
ドフォワード型Ｄｃ−ＤＣコンバータにおいて、入力電
圧を変成器を介さないで平均値検出し然もこの検出平均
値電圧を得るのにスイッチング素子の駆動回路のオフ状
態を利用したので電圧検出巻線が必要ない変成器で済み
電流損失も極めて少ないという効果が得られる。

【図面の簡単な説明】

第１図は本発明に係るＤＣ−ＤＣコンバータの原理ブロ
ック図、 第２図は第１図の原理ブロック図の実施例を示す回路図
、 第３図は第２図の回路例における各点の動作波形図、 第４図は従来のＤＣ−ＤＣコンバータ例を示す回路図、
である。 第１図及び第２図において、 Ｔは変成器、 １は出力回路、 ２はスイッチング素子、 ３は駆動回路、 ４は電圧検出回路、 ５は時比率制御回路、 Ｖｉは入力電圧源、 ＱｌはＦＥＴ： Ｑ２、Ｑ３はトランジスタ、 Ｒ１、Ｒ２は抵抗、 Ｃ１はコンデンサ、 Ａは誤差増幅器、 ５０はＰＷＭ回路、 である。 尚、図中、同一符号は同−又は相当部分を示す。

Claims (5)

【特許請求の範囲】
1. （１）二次巻線が出力回路（１）に接続された変成器（
   Ｔ）を有するＤＣ−ＤＣコンバータにおいて、 前記変成器の一次巻線に直列接続されたスイッチング素
   子（２）と、 直流入力電圧又はこれに比例した電圧をオン／オフ制御
   しオン出力状態のとき前記スイッチング素子をオン駆動
   する駆動回路（３）と、 前記駆動回路のオン／オフ出力電圧の平均値を保持する
   電圧検出回路（４）と、 前記電圧平均値に応答して前記駆動電圧の時比率を制御
   する時比率制御回路（５）と、 を備えたことを特徴としたＤＣ−ＤＣコンバータ。
2. （２）前記スイッチング素子が、ＦＥＴ（Ｑ１）である
   特許請求の範囲第１項に記載のＤＣ−ＤＣコンバータ。
3. （３）前記駆動回路が、前記時比率制御回路からの出力
   信号がオン状態のときのみ導通して前記入力電圧を前記
   ＦＥＴに与えてオン駆動する第１のトランジスタ（Ｑ２
   ）と、前記時比率制御回路からの出力信号がオフ状態の
   ときのみ導通して前記ＦＥＴをオフにする第２のトラン
   ジスタ（Ｑ３）と、から成る特許請求の範囲第２項に記
   載のＤＣ−ＤＣコンバータ。
4. （４）前記電圧検出回路が、前記駆動回路の出力信号を
   所定比で分圧する抵抗回路（Ｒ１、Ｒ２）と、前記第１
   のトランジスタがオンのとき一方の分圧抵抗の分圧電圧
   を充電するとともに前記第２のトランジスタがオンのと
   き他方の分圧抵抗を介して放電するコンデンサ（Ｃ１）
   と、から成る特許請求の範囲第３項に記載のＤＣ−ＤＣ
   コンバータ。
5. （５）前記時比率制御回路が、前記コンデンサの充放電
   電圧の平均値（Ｖ）と基準電圧（Ｖｒｅｆ）とを比較す
   る誤差増幅器と、この誤差増幅器の出力に応じて時比率
   を変化させるＰＷＭ回路（５０）と、から成る特許請求
   の範囲第４項に記載のＤＣ−ＤＣコンバータ。