JPS6235625A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS6235625A
JPS6235625A JP17521385A JP17521385A JPS6235625A JP S6235625 A JPS6235625 A JP S6235625A JP 17521385 A JP17521385 A JP 17521385A JP 17521385 A JP17521385 A JP 17521385A JP S6235625 A JPS6235625 A JP S6235625A
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JP
Japan
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insulator
auxiliary layer
etching
mixed gas
ion beam
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Pending
Application number
JP17521385A
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English (en)
Inventor
Hisanao Tsuge
久尚 柘植
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPS6235625A publication Critical patent/JPS6235625A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、さらに詳しくは
段差解消を施した半導体装置の製造方法に関する。
〔従来の技術〕
集積回路を製造する重要なプロセス技術に段差解消技術
がある。特に微細な・母ターンで構成される高集積化の
進んだ素子では、充分な段差解消が施されていないと導
体パターンの段差部で絶縁体によるステップカバレッノ
が不充分となり、段差上部の配線が断線したり、絶縁体
をはさむ上部、下部配線がショートするという問題が起
こる。従来、段差解消の方法としてチー・や−エツチン
グ法、す7トオフ法、エッチパック法など種々のものが
提案されているが、中でもエッチバック法は高信頼性の
平坦化が可能なと−とから有力な段差解消法として注目
てれている。
この代表的な従来例として、ニー・シー・アグムズ(A
、C,Adams )等によって1981年に発表てれ
たジャーナル・オブ・エレクトロケミカル・ソザイエテ
4 (Journal of Electrochem
ical 5ocje −ty)の第128巻、第2号
423〜429頁の方法がある。この方法を第3図(a
)〜(d)を用いて工程順に説明する。まず、第3図(
、)に示すような、ポリシリコン(poly−8l )
からなる導体・ンターン31を表面に配した絶縁基板3
2上に、シラン(S I H4) 、’)ン(P)、0
2をソースガスとする常圧C■法によシリンガラスから
なる絶縁体33を被着して第3図(b)に示すような構
造とする。次に、第3図(C)に示すように絶縁体33
上にHPR−204(フィリップ・エイ・ハント拳ケミ
カル社製ポジ型ホトレジスト)などからなる有機物を塗
布し、これを熱処理して補助層34を形成する。次に、
第3図(d)に示すように、70ン13 (CF4)と
02との混合ガスを用いたプラズマエンチング法により
、絶縁体33と補助層34どのエツチング速度が等しく
なる条件で補助層34を完全に除去する。このエツチン
グ処理て゛エツチング前の補助層34の平坦な表面形状
が絶縁体33に転写され、絶縁体33の平坦化が行なわ
れる。
〔発明が解決しようとする問題点〕
ところが、この処理に用いられるプラズマエツチングで
は、基板が直接プラズマ放電にさらされる。このため、
基板の近傍で基板の幾何学的形状や材質に依存して電界
や反応活性褌の濃度の不均一な分布を生じ、これがエツ
チング状態の場所的なばらつきを引き起こす。また、こ
の方法ではエツチングが真空室内の壁に付着した水蒸気
や反応生成物などの雰囲気の影響を受は易いため、絶縁
体33、補助層34のエツチング速度や両者のエツチン
グ速度を等しくする条件の再現性が損われる可能性が高
い。
本発明の目的は、このような従来の欠点を取シ除いた半
導体装置の製造方法を提供することにある。
〔問題点を解決するだめの手段〕
本発明は導体パターンを表面に配した絶縁基板上に絶縁
体を被着し、この絶縁体上に粘性を有する有機物を塗布
、熱処理して補助層を形成した後、Arと02との混合
ガスを用いたイオンビームエツチング法により、前記絶
縁体と前記補助層との工、テング速度を等しくする混合
ガス比で少なくとも前記補助層を完全に除去して前記絶
縁体表面を平坦化することを特徴とする半導体装置の製
造方法である。
〔作用〕
本発明では、Arと02との混合ガスを用いたイオンビ
ームエツチング法により、絶縁体と補助層のエツチング
速度を等しくする条件で補助層の平坦な表面形状を下部
の絶縁層にエツチング転写して平坦化を行なう。その代
表例として、絶縁体に二酸化ケイ素(S102)、補助
層にAZ1350J(シラプレー社製ポジ型ホトレジス
ト)を用いた場合のイオンビームエツチングにおけるエ
ツチング速度の0□分圧依存性を第2図に示す。02分
圧1.2XIO−’Torrは0□を導入しない場合の
ペース圧力を意味している。第2図から明らかなように
、Arのみをエツチングガスとする場合にはS s O
2の方がAZ1350Jよシエッチング速度が大きいが
、02の分圧の増加に伴ない5102のエツチング速度
は減少し、一方AZ1350Jのエツチング速度は増加
するため、両者のエツチング速度を等しくする0□分圧
条件を求めることができる。この図ではSlO□とAZ
 1350 Jの場合について説明しているが、他の種
種の絶縁体と有機物からなる補助層との組合せでも同様
な結果が得られる。本発明におけるイオンビームエツチ
ング法では、基板が直接プラズマ放電にさらされないた
め、基板全面で均一なエツチング転写を行なうことがで
きる。また、真空室内の壁に付着した水蒸気や反応生成
物などの雰囲気の影響を受けに<<、制御性および再現
性に優れたエツチングが可能である。
〔実施例〕
次に本発明の一実施例を示す。
まず、第1図(、)に示すように表面をSiO□などの
絶縁体で被覆した3インチシリコンウエーノ・からなる
絶縁基板11上に、蒸着法やスパッタ法によりアルミニ
ウム(At) 、At合金など400 nmを被着し、
通常のホトレジスト工程を用いて、四塩化炭素(ccz
4) tエツチングガスとする反応性スフ4ツタエツチ
ング法で加工し導体パターン12を形成する。
次に、第1図(b)に示すように、SiH4と亜酸化窒
素(N20)をソースガスとするプラズマCVD法によ
り基板全面にStO□からなる絶縁体13を600 n
m被着する。引き続き、第1図(C)に示すように絶縁
体13上にAZ1350Jからなる有機物1μmをスピ
ン塗布した後、窒素(N2)雰囲気中200℃で30分
間熱処理し、導体パターン12の段差上部の有機物を流
動化して平坦にした補助層14を形成する。次に、Ar
 (!: 02 トの混合ガスを用いたイオンビームエ
ツチング法により、絶縁体13と補助層14とのエツチ
ング速度を等しくする条件で補助層14を完全に除去す
ると、第1図(d)に示すような絶縁体13の表面が平
坦化された構造が得られる。ここで用いたイオンビーム
エツチング装置はビーム径80wφのカウフマン型イオ
ン銃を備えたものである。エツチング条件は、ペース圧
力1.2X 10  Torr 、  工7チング時の
A r、/l)2混合ガス圧力2X10  Torr、
0□分圧1.I X 10  Torr、ビーム加速電
圧500 V 。
試料電流密度0.8 mA/cn2であった。第2図か
ら明らかなように、このエツチング条件では、絶縁体1
3と補助層14のエツチング速度は共に26 nm/m
inである。一方、導体パターンJ2を配していない場
所の膜厚で補助層14を1μm全厚、絶縁体13を10
0 nmエツチング除去して、導体パターン12を50
0 nmの絶縁体13で埋め込んだ第1図(d)の構造
をもつ平坦化を行なった。導体パターン120段差部に
おける傾斜角θは補助層14の平坦面に対してθ=5〜
100であった。平坦化後の絶縁体重3の膜厚および傾
斜角の3インチウェーハ内均−性は非常に良好であった
。また、各ロット間での再現性も優れていることが確認
された。
以上実施例では、導体・々ターン12を平坦化の対象と
したが、半導体や絶縁体からなる各種のパターンを用い
ても同様な結果が得られた。また、絶縁体13の成膜法
にプラズマCVDを用いたが、本発明は何ら成膜法によ
る制約を受けない。さらに、本発明の平坦化方法は半導
体装置のみならず、磁気バブルやジョセフノン接合など
の他の装置にも適用可能なことは言うまでもない。
〔発明の効果〕
以上説明したように本発明によれば、ウエーノ・内での
均一性や各ロット間での再現性に優れた平坦化を施した
半導体装置を製造することができる効果を有するもので
ある。
【図面の簡単な説明】
第1図(、)〜(d)は本発明の半導体装置の製造方法
を工程順に示す断面図、第2図はイオンビームエツチン
グにおけるエツチング速度と0゜分圧ノ関係な−示すグ
ラフ、第3図(、)〜(d)は従来の半導体装置の製造
方法を工程順に示す断面図である。 図において、11は絶縁基板、12は導体/4’ターン
、13は絶縁体、14は補助層である。

Claims (1)

    【特許請求の範囲】
  1. (1)導体パターンを表面に配した絶縁基板上に絶縁体
    を被着し、この絶縁体上に粘性を有する有機物を塗布し
    、これを熱処理して補助層を形成した後、アルゴン(A
    r)と酸素(O_2)との混合ガスを用いたイオンビー
    ムエッチング法により、前記絶縁体と前記補助層のエッ
    チング速度を等しくする混合ガス比で少なくとも前記補
    助層を完全に除去して前記絶縁体表面を平坦化すること
    を特徴とする半導体装置の製造方法。
JP17521385A 1985-08-09 1985-08-09 半導体装置の製造方法 Pending JPS6235625A (ja)

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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5115297A (en) * 1974-07-29 1976-02-06 Nippon Telegraph & Telephone Ionshoshanyoru keijokakoho
JPS52125431A (en) * 1976-04-15 1977-10-21 Fujitsu Ltd Dry etching method
JPS5828838A (ja) * 1981-08-14 1983-02-19 Comput Basic Mach Technol Res Assoc 薄膜磁気ヘッドの製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5115297A (en) * 1974-07-29 1976-02-06 Nippon Telegraph & Telephone Ionshoshanyoru keijokakoho
JPS52125431A (en) * 1976-04-15 1977-10-21 Fujitsu Ltd Dry etching method
JPS5828838A (ja) * 1981-08-14 1983-02-19 Comput Basic Mach Technol Res Assoc 薄膜磁気ヘッドの製造方法

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