JPS6248063A - バイポ−ラメモリ - Google Patents
バイポ−ラメモリInfo
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- JPS6248063A JPS6248063A JP60188915A JP18891585A JPS6248063A JP S6248063 A JPS6248063 A JP S6248063A JP 60188915 A JP60188915 A JP 60188915A JP 18891585 A JP18891585 A JP 18891585A JP S6248063 A JPS6248063 A JP S6248063A
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- Japan
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- silicon film
- polycrystalline silicon
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/10—SRAM devices comprising bipolar components
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、バイポーラメモリに関し、特に、ＲＡＭ（ラ
ンダムアクセスメモリ）用セルの負荷素子に関する。
ンダムアクセスメモリ）用セルの負荷素子に関する。
ｃノ既 要〕
本発明は、同一半導体基板上に形成され、ショットキー
バリアダイオードと負荷抵抗とを並列接続した負荷素子
がコレクタに接続された一対のバイポーラトランジスタ
の相互のコレクタとベースとが交差接続されてなるフリ
ップフロップ回路を単位メモリセルとするバイポーラメ
モリにおいて、上記負荷抵抗を、上記半導体基板上に形
成された多結晶シリコン膜とこの多結晶シリコン膜上に
形成された電極とから構成することにより、極めて高抵
抗で温度係数の小さな負荷抵抗を実現し、集積度と製造
歩留りの向上を図ったものである。
バリアダイオードと負荷抵抗とを並列接続した負荷素子
がコレクタに接続された一対のバイポーラトランジスタ
の相互のコレクタとベースとが交差接続されてなるフリ
ップフロップ回路を単位メモリセルとするバイポーラメ
モリにおいて、上記負荷抵抗を、上記半導体基板上に形
成された多結晶シリコン膜とこの多結晶シリコン膜上に
形成された電極とから構成することにより、極めて高抵
抗で温度係数の小さな負荷抵抗を実現し、集積度と製造
歩留りの向上を図ったものである。
バイポーラＲＡＭ用セルには、各種形式があるが、高速
動作を要求されるＲＡＭでは、高速な呼出し／書込み速
度が得られるショノトキーノ＼リアダイオードクランプ
によってトランジスタの飽和を防いだエミッタ結合型メ
モリセルが広く使用されている。このメモリセルは第３
図の回路図に示すように、ハイ側ワード綿Ｗアとロー側
ワード線ＷＢとの間に一対のトランジスタＴｒ＋ ％
Ｔｒｚからなるフリップフロップを有し、トランジスタ
Ｔｒ＋ 、Ｔｒｚのエミッタの一つがビットＩＤ、Ｄに
接続されており、各々のコレクタには、負荷抵抗Ｒ４と
ショットキーバリアダイオードＳＢＤとの並列接続負荷
素子が接続されて構成される。選択電流をショットキー
バリアダイオードＳＢＤに、保持電流を負荷抵抗ＲＬに
流すが、保持電流および負荷抵抗ＲＬの抵抗値は、消費
電力と保持電位とから決定され、保持電位は安定なメモ
リ機能を維持するため、ある一定の値以上に設定する必
要がある。従ってメモリセルの集積度によらず、最低保
持電位を保証しなければならない。例えば、消費電力Ｉ
Ｗの４にビン）ＲＡＭで、負荷抵抗ＲＬの抵抗値は４０
〜６０にΩ程度であるが、１６にピッ１−ＲＡＭの場合
消費電力をＩＷに抑えるためには、負荷抵抗ＲＬとして
は２００〜３００にΩの高抵抗値が必要となる。
動作を要求されるＲＡＭでは、高速な呼出し／書込み速
度が得られるショノトキーノ＼リアダイオードクランプ
によってトランジスタの飽和を防いだエミッタ結合型メ
モリセルが広く使用されている。このメモリセルは第３
図の回路図に示すように、ハイ側ワード綿Ｗアとロー側
ワード線ＷＢとの間に一対のトランジスタＴｒ＋ ％
Ｔｒｚからなるフリップフロップを有し、トランジスタ
Ｔｒ＋ 、Ｔｒｚのエミッタの一つがビットＩＤ、Ｄに
接続されており、各々のコレクタには、負荷抵抗Ｒ４と
ショットキーバリアダイオードＳＢＤとの並列接続負荷
素子が接続されて構成される。選択電流をショットキー
バリアダイオードＳＢＤに、保持電流を負荷抵抗ＲＬに
流すが、保持電流および負荷抵抗ＲＬの抵抗値は、消費
電力と保持電位とから決定され、保持電位は安定なメモ
リ機能を維持するため、ある一定の値以上に設定する必
要がある。従ってメモリセルの集積度によらず、最低保
持電位を保証しなければならない。例えば、消費電力Ｉ
Ｗの４にビン）ＲＡＭで、負荷抵抗ＲＬの抵抗値は４０
〜６０にΩ程度であるが、１６にピッ１−ＲＡＭの場合
消費電力をＩＷに抑えるためには、負荷抵抗ＲＬとして
は２００〜３００にΩの高抵抗値が必要となる。
従来、負荷抵抗ＲＬをメモリチップ上に作り込む際には
、シリコンエピタキシャル単結晶膜を利用する方法（以
下、拡散抵抗という。）と、酸化膜等の絶縁膜上に堆積
した多結晶シリコン膜を利用する方法（以下、ポリシリ
抵抗という。）のどちらかが採用されてきた。
、シリコンエピタキシャル単結晶膜を利用する方法（以
下、拡散抵抗という。）と、酸化膜等の絶縁膜上に堆積
した多結晶シリコン膜を利用する方法（以下、ポリシリ
抵抗という。）のどちらかが採用されてきた。
ここで負荷抵抗ＲＬに要求される性能に関して述べてお
く。まず、回路設計面からは、温度変動に対する抵抗値
変動を低く抑えること、つまり温度係数を小さくするこ
とと抵抗値のばらつきを抑え込むことが要求される。具
体的には温度係数の絶対値を２０００ｐｐｍ／”ｃ以下
、ばらつきを±３０％以下としなければならない。また
パターンレイアウト上からは、負荷抵抗ＲＬの専有面積
を極力少なくして、集積度を向上させることが要求され
る。つまり極少面積で温度係数、ばらつきが極めて小さ
くしかも極めて高抵抗値であることが負荷抵抗ＲＬに要
求されるすべてである。
く。まず、回路設計面からは、温度変動に対する抵抗値
変動を低く抑えること、つまり温度係数を小さくするこ
とと抵抗値のばらつきを抑え込むことが要求される。具
体的には温度係数の絶対値を２０００ｐｐｍ／”ｃ以下
、ばらつきを±３０％以下としなければならない。また
パターンレイアウト上からは、負荷抵抗ＲＬの専有面積
を極力少なくして、集積度を向上させることが要求され
る。つまり極少面積で温度係数、ばらつきが極めて小さ
くしかも極めて高抵抗値であることが負荷抵抗ＲＬに要
求されるすべてである。
上述の拡散抵抗は、通常ｎ型導電領域内にｐ型偲電領域
を設けて抵抗素子を形成するため、■ 上記ｎ型導電領
域をｐｎ接合または絶縁膜で他領域と分離する必要があ
る、 ■ 上記ｎ型導電領域を最高電位に保つ必要がある、 ■ ｐｎ接合容量による動作速度の遅れがあるなどの欠
点を持つが、これら以上に深刻な問題がある。それは高
い層抵抗を実現できないという問題である。たとえば３
００にΩの負荷抵抗ＲＬを形成する場合、層抵抗をＩＯ
ＫΩ／口に設定したとすれば、３０スクエアの領域が必
要となり、このような抵抗素子をメモリセルには使えな
い。また層抵抗１００にΩとすれば３スクエアですみ十
分セルを設計できるが、この場合エピタキシャル層の比
抵抗等のばらつきにより抵抗値は倍半分程度にばらつき
、しかも温度係数は＋１１００００ｐｐ／ ”Ｃ程度の
値となってしまい、上述の回路設計上の要求から遠くか
け離れたものとなってしまう。一方ポリシリ抵抗の場合
は、上記■、■、■の欠点は取り除かれるが、温度係数
の問題に関しては拡散抵抗と同様である。ポリシリ抵抗
の場合温度係数は負の値を示し、同程度の層１氏抗であ
れば、その絶対値は拡散抵抗と同等の値を示すからであ
る。すなわち、従来のバイポーラメモリは、負荷抵抗と
して極めて高抵抗でかつ温度係数の小さいものが得られ
ないため、製品の製造歩留りを低下させ、さらには高集
積度化を阻害する欠点があった。
を設けて抵抗素子を形成するため、■ 上記ｎ型導電領
域をｐｎ接合または絶縁膜で他領域と分離する必要があ
る、 ■ 上記ｎ型導電領域を最高電位に保つ必要がある、 ■ ｐｎ接合容量による動作速度の遅れがあるなどの欠
点を持つが、これら以上に深刻な問題がある。それは高
い層抵抗を実現できないという問題である。たとえば３
００にΩの負荷抵抗ＲＬを形成する場合、層抵抗をＩＯ
ＫΩ／口に設定したとすれば、３０スクエアの領域が必
要となり、このような抵抗素子をメモリセルには使えな
い。また層抵抗１００にΩとすれば３スクエアですみ十
分セルを設計できるが、この場合エピタキシャル層の比
抵抗等のばらつきにより抵抗値は倍半分程度にばらつき
、しかも温度係数は＋１１００００ｐｐ／ ”Ｃ程度の
値となってしまい、上述の回路設計上の要求から遠くか
け離れたものとなってしまう。一方ポリシリ抵抗の場合
は、上記■、■、■の欠点は取り除かれるが、温度係数
の問題に関しては拡散抵抗と同様である。ポリシリ抵抗
の場合温度係数は負の値を示し、同程度の層１氏抗であ
れば、その絶対値は拡散抵抗と同等の値を示すからであ
る。すなわち、従来のバイポーラメモリは、負荷抵抗と
して極めて高抵抗でかつ温度係数の小さいものが得られ
ないため、製品の製造歩留りを低下させ、さらには高集
積度化を阻害する欠点があった。
本発明の目的は、上記の欠点を除去することにより、極
めて高抵抗で温度係数の小さい負荷抵抗を実現し、製品
の製造歩留りの向上と、高集積度化を可能としたバイポ
ーラメモリを提供することにある。
めて高抵抗で温度係数の小さい負荷抵抗を実現し、製品
の製造歩留りの向上と、高集積度化を可能としたバイポ
ーラメモリを提供することにある。
〔問題点を解決するための手段〕
本発明のバイポーラメモリは、同一半導体装置上に形成
され、ショットキーバリアダイオードと高抵抗素子とを
並列接続した負荷素子がコレクタに接続された一対のバ
イポーラトランジスタの相互のコレクタとベースとが交
差接続されてなるフリップフロップ回路を単位メモリセ
ルとするノーイボ−ラメモリにおいて、上記高抵抗素子
が、上記半導体基板上に形成された多結晶シリコン膜と
この多結晶シリコン膜上に形成された電極とからなるこ
とを特徴とする。
され、ショットキーバリアダイオードと高抵抗素子とを
並列接続した負荷素子がコレクタに接続された一対のバ
イポーラトランジスタの相互のコレクタとベースとが交
差接続されてなるフリップフロップ回路を単位メモリセ
ルとするノーイボ−ラメモリにおいて、上記高抵抗素子
が、上記半導体基板上に形成された多結晶シリコン膜と
この多結晶シリコン膜上に形成された電極とからなるこ
とを特徴とする。
また、本発明のバイポーラメモリは、多結晶シリコン膜
がショットキーバリアダイオードに接して形成され、電
極が上記ショットキーバリアダイオードの電極と一体構
造に形成されることが好ましい。
がショットキーバリアダイオードに接して形成され、電
極が上記ショットキーバリアダイオードの電極と一体構
造に形成されることが好ましい。
本発明は、ポリシリ抵抗の温度係数が主に電流の横切る
結晶粒界の数によって支配されており、結晶粒界の数の
減少に伴って温度係数の絶対値も減少してゆき、ある個
数で温度係数は０となり、その後は単結晶シリコン膜の
温度係数に近づ（ということに着目して考え出されたも
のである。すなわち本発明における負荷抵抗は、半導体
基板上に堆積させた薄い多結晶シリコン膜をその上面に
電極を形成し、基板面と平行方向ではなく、基板面と垂
直方向に電流通路を設けて抵抗体に利用し、電流が通過
する結晶粒界の数を極力少なくして温度係数をＯに近づ
け、同時に多結晶シリコン膜の幅を所望の高抵抗値が得
られるように狭くしたものである。かくして極めて高抵
抗で温度係数の小さい負荷抵抗を得ることが可能となる
。
結晶粒界の数によって支配されており、結晶粒界の数の
減少に伴って温度係数の絶対値も減少してゆき、ある個
数で温度係数は０となり、その後は単結晶シリコン膜の
温度係数に近づ（ということに着目して考え出されたも
のである。すなわち本発明における負荷抵抗は、半導体
基板上に堆積させた薄い多結晶シリコン膜をその上面に
電極を形成し、基板面と平行方向ではなく、基板面と垂
直方向に電流通路を設けて抵抗体に利用し、電流が通過
する結晶粒界の数を極力少なくして温度係数をＯに近づ
け、同時に多結晶シリコン膜の幅を所望の高抵抗値が得
られるように狭くしたものである。かくして極めて高抵
抗で温度係数の小さい負荷抵抗を得ることが可能となる
。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の一実施例の要部を示す断面図で負荷
素子部分を示す。本実施例は、シリコン基板１上の同一
コンタクト面上に、負荷抵抗ＲＬを構成するノンドープ
の多結晶シリコン膜４とショットキーバリアダイオード
５ＩＩＤを構成する白金シリサイド層７が相接して形成
され、それらの上に一体構造化された電極８が形成され
たことてできている。なお同図において、２は酸化膜で
ある。
素子部分を示す。本実施例は、シリコン基板１上の同一
コンタクト面上に、負荷抵抗ＲＬを構成するノンドープ
の多結晶シリコン膜４とショットキーバリアダイオード
５ＩＩＤを構成する白金シリサイド層７が相接して形成
され、それらの上に一体構造化された電極８が形成され
たことてできている。なお同図において、２は酸化膜で
ある。
すなわち、本発明の特徴は、第１図において負荷抵抗Ｒ
Ｌを構成する多結晶シリコン膜４を、ショットキーバリ
アダイオードを構成する白金シリサイド層７に接して形
成され、一体構造の電極８が形成されたことにある。
Ｌを構成する多結晶シリコン膜４を、ショットキーバリ
アダイオードを構成する白金シリサイド層７に接して形
成され、一体構造の電極８が形成されたことにある。
次に、本実施例の製造方法について説明する。
第２図（ａｌ〜（Ｃ１は本発明の一実施例の主要製造工
程における要部を示す断面図である。まず第２図（ａ）
に示すように、シリコン基板１表面を覆う酸化膜２にコ
ンタクト３を設けた後、ノンドープの多結晶シリコン膜
４を堆積させる。次に第２図（ｂｌに示すように、全面
に酸化膜５を０．１μｍ程度成長させ、通常のフォトグ
ラフィー技術を用いてショットキーバリアダイオードＳ
ＢＤを形成する部分の酸化膜を除去しＳＢＤコンタクト
６を開口する。次いで第２図（Ｃ）に示すように、全面
に白金をスパッタ被着させ、５００℃〜６００℃で白金
シリサイド反応を起こさせた後、未反応白金を熱王水に
て取り除くことにより、ＳＢＤコンタクト６部のみ白金
シリサイド層７が形成され、ショットキーバリアダイオ
ードＳＢＤが形成される。そしてコンタクト３内のＳＢ
Ｄコンタクト６部以外は多結晶シリコン膜のまま残るこ
とになり、この多結晶シリコン膜部分が抵抗素子ＲＬと
なる。このときリーク電流の少ないショットキーバリア
ダイオードＳＢＤを形成するためには、シリコン基板１
表面層までシリサイド層に変換されるように多結晶シリ
コン膜４の膜厚と白金の膜厚とを設定する必要がある。
程における要部を示す断面図である。まず第２図（ａ）
に示すように、シリコン基板１表面を覆う酸化膜２にコ
ンタクト３を設けた後、ノンドープの多結晶シリコン膜
４を堆積させる。次に第２図（ｂｌに示すように、全面
に酸化膜５を０．１μｍ程度成長させ、通常のフォトグ
ラフィー技術を用いてショットキーバリアダイオードＳ
ＢＤを形成する部分の酸化膜を除去しＳＢＤコンタクト
６を開口する。次いで第２図（Ｃ）に示すように、全面
に白金をスパッタ被着させ、５００℃〜６００℃で白金
シリサイド反応を起こさせた後、未反応白金を熱王水に
て取り除くことにより、ＳＢＤコンタクト６部のみ白金
シリサイド層７が形成され、ショットキーバリアダイオ
ードＳＢＤが形成される。そしてコンタクト３内のＳＢ
Ｄコンタクト６部以外は多結晶シリコン膜のまま残るこ
とになり、この多結晶シリコン膜部分が抵抗素子ＲＬと
なる。このときリーク電流の少ないショットキーバリア
ダイオードＳＢＤを形成するためには、シリコン基板１
表面層までシリサイド層に変換されるように多結晶シリ
コン膜４の膜厚と白金の膜厚とを設定する必要がある。
たとえば、多結晶シリコン膜４の膜厚が３００人程度の
場合、白金の膜厚は７００Å以上とすれば、特性のよい
ショットキーパリアダ・イオードＳＢＤが得られる。さ
らに酸化膜５をバソファード弗酸にて除去した後、第１
図のようにコンタクト３部以外の多結晶シリコン膜４を
通常のフォトリソグラフィー技術を用いて取り除き、電
極８を形成することによって、ショットキーバリアダイ
オードＳＢＤおよび負荷抵抗ＲＬの並列接続された負荷
素子が形成される。
場合、白金の膜厚は７００Å以上とすれば、特性のよい
ショットキーパリアダ・イオードＳＢＤが得られる。さ
らに酸化膜５をバソファード弗酸にて除去した後、第１
図のようにコンタクト３部以外の多結晶シリコン膜４を
通常のフォトリソグラフィー技術を用いて取り除き、電
極８を形成することによって、ショットキーバリアダイ
オードＳＢＤおよび負荷抵抗ＲＬの並列接続された負荷
素子が形成される。
以上説明したように、本発明によれば、同一コンタクト
面内にショットキーバリアダイオードと温度係数が極め
て小さく高抵抗である負荷抵抗が精度よく形成され、そ
の結果占有面積の小さい負荷素子が実現される。従って
パターンレイアウトおよび回路設計の自由度、集積度お
よび製造歩留りの向上したバイポーラメモリが得られそ
の効果は大である。
面内にショットキーバリアダイオードと温度係数が極め
て小さく高抵抗である負荷抵抗が精度よく形成され、そ
の結果占有面積の小さい負荷素子が実現される。従って
パターンレイアウトおよび回路設計の自由度、集積度お
よび製造歩留りの向上したバイポーラメモリが得られそ
の効果は大である。
第１図は本発明の一実施例の要部を示す断面図。
第２図（ａ）〜（Ｃ１は本発明の一実施例の主要工程に
おける要部を示す断面図。 第３図は従来例を示す回路図。 ｌ・・・シリコン基板、２．５・・・酸化膜、３・・・
コンタクト、４・・・多結晶シリコン膜、６・・・ＳＢ
Ｄコンタクト、７・・・白金シリサイド層、８・・・電
極、Ｄｌｂ・・・ビット線、ＲＬ・・・抵抗素子、ＳＢ
Ｄ・・・ショットキーバリアダイオード、”Ｉ ％ Ｔ
ｒｚ・・・トランジスタ、Ｗ８、Ｗア・・・ワード線。
おける要部を示す断面図。 第３図は従来例を示す回路図。 ｌ・・・シリコン基板、２．５・・・酸化膜、３・・・
コンタクト、４・・・多結晶シリコン膜、６・・・ＳＢ
Ｄコンタクト、７・・・白金シリサイド層、８・・・電
極、Ｄｌｂ・・・ビット線、ＲＬ・・・抵抗素子、ＳＢ
Ｄ・・・ショットキーバリアダイオード、”Ｉ ％ Ｔ
ｒｚ・・・トランジスタ、Ｗ８、Ｗア・・・ワード線。
Claims (2)
- （１）同一半導体基板上に形成され、ショットキーバリ
アダイオードと負荷抵抗とを並列接続した負荷素子がコ
レクタに接続された一対のバイポーラトランジスタの相
互のコレクタとベースとが交差接続されてなるフリップ
フロップ回路を単位メモリセルとするバイポーラメモリ
において、 上記負荷抵抗が、上記半導体基板上に形成された多結晶
シリコン膜とこの多結晶シリコン膜上に形成された電極
とからなること を特徴とするバイポーラメモリ。 - （２）多結晶シリコン膜がショットキーバリアダイオー
ドに接して形成され、電極が上記ショットキーバリアダ
イオードの電極と一体構造に形成されてなる特許請求の
範囲第（１）頂に記載のバイポーラメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60188915A JPS6248063A (ja) | 1985-08-28 | 1985-08-28 | バイポ−ラメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60188915A JPS6248063A (ja) | 1985-08-28 | 1985-08-28 | バイポ−ラメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6248063A true JPS6248063A (ja) | 1987-03-02 |
| JPH0588549B2 JPH0588549B2 (ja) | 1993-12-22 |
Family
ID=16232108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60188915A Granted JPS6248063A (ja) | 1985-08-28 | 1985-08-28 | バイポ−ラメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6248063A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0380564A (ja) * | 1989-08-23 | 1991-04-05 | Nec Corp | 半導体集積回路装置及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59188960A (ja) * | 1983-04-11 | 1984-10-26 | Hitachi Ltd | バイポ−ラ型ｒａｍ |
| JPS59202661A (ja) * | 1983-05-04 | 1984-11-16 | Hitachi Ltd | 半導体装置の製造方法 |
-
1985
- 1985-08-28 JP JP60188915A patent/JPS6248063A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59188960A (ja) * | 1983-04-11 | 1984-10-26 | Hitachi Ltd | バイポ−ラ型ｒａｍ |
| JPS59202661A (ja) * | 1983-05-04 | 1984-11-16 | Hitachi Ltd | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0380564A (ja) * | 1989-08-23 | 1991-04-05 | Nec Corp | 半導体集積回路装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0588549B2 (ja) | 1993-12-22 |
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