JPS6251824A - 周波数シンセサイザ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は受信機の局部発振器として使用する位相ロック
ループ方式の周波数シンセサイザ疋関する。

（従来の技術） 従来この種の装置の一例を第８図に示し、基準発態器１
の出力を固定分周器２で分周した信号をｆｒ、電圧制御
発振器５の出力信号を可変分周器６で分周した信号をｆ
ｖとし９位相・周波数検波器３はこれら２つの入力信号
ｆ「とｆｖ、の位相と周波数のズレを検出し、　　ＰＤ
Ｍ（Ｐｕｌｓｅ　Ｄｕ−ｒａｔ　ｉｏｎ　Ｍｏｄｕｒａ
ｔｉｏｎ）　　波形Ｐｕ、　ＰＤを出力するここで基準
信号ｆｒの立下がり瞬時位相をψｒ、可変分局器の出力
信号ｆｖの立下がり瞬時位相をＮとし、このψ「に対し
てｔｐｖが遅れている時に現われるＰＤＭ　　出力信号
なＰＵまた９ｒに対してψＶが進んでいる時に現われる
ＰＤＭ　出力信号をＰＤとすると９位相・周波数検波器
（但し、３６０度形デジタル位相・周波数検波器）の検
波特性は第９図のようになる。

第９図で横軸はψ「と９’Ｖの位相差、縦軸は位相・周
波数検波器のＰＵとＰＤの出力波形のデユーティサイク
ルを夫々れ示す。例えば位相差ｑｒ−ψ、がπラジアン
の場合、破線で示す如＜ＰＵ出力のデユーティサイクル
は５０　％である。この検波特性の特徴は位相差（ψｒ
−ψＶ、又はψｖ−ψｒ）が２πラジアン、即ち３６０
度以下の場合出力信号（ＰＵ、又はＰＤ）のデユーティ
サイクル（δ。又はδｄ）は位相差に比例して直線的に
変化し、また位相差が３６０度を越えると出力波形のデ
ユーティサイクルは１００（’％）で一定となる。この
後者の特徴は周波数ディスクリの働きを示していること
が理解できる。

なお第１Ｏ図は、前記ＰＵの出力波形のデユーティサイ
クルδ、　ＰＤ　　の出力波形のデユーティサイクルδ
ｄと、ψｒ、ψＶ　およびｆｒ　　の周期Ｔとの関係を
示す。

（発明が解決しようとする問題点） さて、第８図の電圧制御発振器５として第１１図に示す
如く制御感度の異なる発振器を使用した場合９位相ロッ
クループの応答は第１２図に示す様に差が現われる。つ
まり、制御感度が敏感な特性Ａの様な発振器を使用する
と、応答特性については第１２図に示す如く制御感度が
緩慢な特性Ｂに比べて速い時間で出力周波数が安定し優
れている。ところが、側帯波雑音特性は図で示されてい
ないが、特性Ｂに比べて劣る。

−万、制御感度が緩慢な特性Ｂの様な発振器を使用した
場合、前記とは逆に特性Ａの発振器に比べて応答特性は
劣るが、側帯波雑音特性は優れた結果を示す。

つまり位相ロックループの応答特性と側帯波雑音特性は
相反する点があり、これを両立させることが困難であっ
た。

例えば、固定インダクタンスと可変容量ダイオードを組
合せた電圧制御発振器に比べ側帯波雑音特性が優れてい
る水晶振動子と可変容量ダイオードの組合せによる電圧
制御発振器を使用した場合、ループの応答が遅（なり実
用上支障をきたす欠点があった。この欠点を解決する手
段として９周知の如く可変分周器６の分周比を小さくす
る手段があるが、電圧制御発振器５を微細ステップ（例
えば１０Ｈｚステツプ）で制御するには不向きである。

又、他の手段として位相・電圧変換回路４の変換利得を
大きくする手段があり、チャージポンプに使用する直流
電源電圧を高くすれば良いが９回路素子の耐圧の問題と
システムで電源を共用するための制約等により十分な改
善効果が得られなかった。更に、ローパスフィルタをア
クティブフィルタで構成し、当該フィルタの利得を増加
させる手段も試みられたが、電源雑音等の外乱、温度変
化等に対して弱く、いずれも十分な性能の向上につなが
る効果が現われず。

ループの応答が遅いという欠点があった。

（問題点を解決するための手段） 本発明はこれらの欠点を除去するため９位相ロックルー
プを非線形で制御すると共に、可変分周器の分周比を帯
分数にしたことにより、側帯波雑音特性に優れ、応答速
度が早いこの種の周波数シンセサイザを提供するもので
ある。以下９図面により詳細に説明する。

（実施例） 第１図は本発明の一実施例の構成を示すブロック図で、
第８図と同一符号は同一構成素子を表わし９位相・周波
数検波器３と位相・電圧変換回路４との間にパルス幅変
換回路７−１．７−２を設けたことにより位相ロックル
ープを非線形で制御可能としたものである。

基準発振器１の出力信号を固定分周器２で分周した信号
ｆｒを位相・周波数検波器３の一万の入力に加え、電圧
制御発振器５の出力信号を可変分周器６で分周した信号
ｆｖを位相・周波数検波器３のもう一万の入力に加える
。

モしてｆｒの立下がりの瞬時位相ψｒに対して。

ｆｖの立下がり瞬時位相ψＶが遅れている時に位相・周
波数検波器３の出力に現われるＰＤＭ　出力信号ＰＵを
、第１のパルス幅変換回路７−１の入力に加え、当該ｄ
力信号ＰＵ２を位相・電圧変換回路４の一万の入力に加
える。

次に、ｆｒに対してψＶが進んでいる時に位相・周波数
検波器３の他方の出力に現われるＰＤＭ出力信号ＦＤを
第２のパルス幅変換回路７−２の入力に加え、当該出力
信号ＰＤ２を位相・電圧変換回路４のもう一万の入力に
加える。更に。

位相・電圧変換回路４の出力信号Ｖｃを電圧制御発振器
５の制御入力に供給する。本発明はパルス幅変換回路７
−１．７−２を設けたことにより、パルス幅変換回路７
−１の出力信号ＰＵ２の波形のデユーティサイクルをａ
Ｕ、パルス幅変換回路７−２の出力信号ＰＤ２の波形の
デユーティサイクルをθｄとした場合、ｆｒとψＶの位
相差ψｒ−ψＶ　およびψＶ−ψｒと、ａＵおよびθｄ
との関係を示すと第２図のように非線形特性を有する。

即ち第２図を従来の第９図と比較して明白なように、２
つの信号の位相差が３６０度（２πラジアン）以下の場
合に於いて、横軸に示した位相差と縦軸のデユーティサ
イクルとの関係が非線形である点にある。

つまり、第２図に於いて、第１象限に注目すると、ｆｒ
とψＶの差がｆｒの同期Ｔに等しい時Ｏｕは１００（４
）であり、第９図と同様である。しかし位相差が徐々に
小さくなりある特定値［に至ると、その後Δｒになるま
でａＵは一定値を辿る。更に位相が近づき、Δｒ以下に
なるとθ組ま零になる。

尚、Δｒはパルス幅変換回路７−１．７−２の時間遅れ
要素を角度変換した値である。

上述の特性にすると１位相差がΔｒがらｒの範囲では見
掛上２位相・周波数検波器３の検波利得を高めたことと
なり、ループの応答特性を改善するのに有効である。ま
た位相差がΔｒ以下の領域はループの不感帯であり、ハ
ンチングヲ防止し、ループの安定性を保つのに有効であ
る。

次に、第２図に示す様な特性を得る為の一実施例とその
タイムチャートを第３図と第４図により述べる。

第３図はパルス幅変換回路７−１．７−２と位相・電圧
変換回路４の具体例で９図においてＩＣｌ−１とＩＣｌ
−２は単安定マルチバイブレータ、ＩＣ２−１とＩＣ２
−２は、オープンコレクタ形式のゲート、ＩＣ３は電子
スイッチである。またＣ１．Ｒ１は単安定マルチバイブ
レータの出力パルス幅を特定値ｒに設定するタイミング
素子、Ｒ２はプルアップ抵抗、Ｃ２は雑音低減用バイパ
スコンデンサ、几３．Ｒ４゜Ｃ３はローパスフィルタの
構成素子である。

さて、第４図に於いて区間Ａの状態は、　ｆｒの立動さ
れる。ここで、出力信号ＰＵＩのパルス幅は１例えばｆ
「の周期Ｔの１／１ｏになるようＣＩ、Ｒ１で設定しで
あるものとし、　　ＰＵＩのパルス幅に比べＰＵ倍信号
パルス幅の方が広いので、広い方が優先され、ＩＣ２−
１の出力信号ＰＵ２のパルス幅は位相・周波数検波器３
の出力信号ＰＵのパルス幅と同じになる。（但し、パル
スの極性とレベルは異なる。）また、同図の区間Ｂの状
態もＡの状態と同様、　ｆｖの立下がり位相が遅れてい
る状態であるが９位相差が小さいため、　　ＰＵｌのパ
ルス幅に比べＰＵ倍信号パルス幅の方カ狭い。

ＩＣ２−１によりパルス幅の広い万が優先されるため、
　　ＰＵ２出力には、　　ＰＵの代りにＰｕｔ信号のパ
ルス幅に等しいパルス幅の信号が出力される。

この状態は、第２図に於いてψｒ−ψＶがΔ「がらｒの
間にある時θＶが一定値となっている状態を示したもの
である。

再び第４図において９区間Ｃはｆｒとｆｖの立下がり位
相が等しい場合であり、状態の変化はない。

そして区間りではｆｒの立下がり位相に比べｆｖの立下
がり位相が進んでいる状態であり、　　ＩＣ２−２の出
力にはＰＤ倍信号代りにＰＤ２信号のパルス幅に等しい
パルス幅の信号が出方される。

以上の説明に於いて、第４図の各区間Ａ、Ｂ。

Ｃ，Ｄと第２図との対応は次の通りである。区間Ａはｒ
＜（９’ｒ−ψＶ）＜２＋ｒ、区間Ｂは△ｒ＜（ｑ　ｒ
　−ＶＶ）＜ｒ、区間Ｃは、ψｒ−ｑｖ：Ｏ，そして区
間りはΔｒく（ψＶ−ψｒ　）＜ｒである。

第５図は第１図の位相ロックループを用いた周波数シン
セサイザの周波数構成を含めたブロック図であり、　　
６１は記憶回路９６２は加算回路、６３ハパルススワロ
ーカウンタである。電圧制御発振器５の出力周波数は６
９．９９８００ＭＨｚから６９．９９８９９ＭＨｚとし
、信号純度と安定度を高める為９発振器には電圧制御水
晶発振器を使用している。また、基準発振器１は水晶発
振器で該発振周波数を１２．８　ＭＨｚ　、基準周波数
ｆｒを極力高める為、固定分周器２の分周比は１２８と
し基準周波数が１００ＫＨｚとなるよう設定している。

位相ロックループの応答速度を早める一手段として可変
分周器６の分周比（Ｊとする）を小さくする方が望まし
い事は前述の通りであるが。

通常の分周比（分周比Ｊが整数）を用いた場合微細ステ
ップで周波数を制御出来なくなる為。

本発明に於いては分周比Ｊが帯分数となる分数分周方式
の可変分周器な使用することで応答速度を遅くする事な
く微細ステップの周波数制御が行なえるようにしている
。

第５図の実施例に於いて分周比Ｊは６９９．９８００か
ら６９９．９８９９の値を設定している。

ここで、希望する発振器周波数の下位４桁のうチ１０　
ＫＨｚ桁をｎ４．１ＫＨｚ桁をｎ３ｔ　　１００Ｈｚ　
桁をｎ２１１０Ｈｚ桁をｎｌとり、　ｎ４　ｎ３　ｎ２
ｎｌを１０゜０００　　で割算した値（０，９８００〜
０．９８９９　）を加算回路６２の加算入力に与え、記
憶回路６１　　の出力データ（前回の加算結果）を被加
算入力に与える。加算結果が整数１を越えると加算回路
はキャリイ出力を生じ、該出力信号によりパルススワロ
−カウンタ６３　の分周比は制御される。パルススワロ
−カウンタの出力信号により記憶回路６１　　は今回の
加算結果を保持すると共に（但し、キャリイは除＜）、
その結果を次回の被加算データとして加算回路に供給す
る。例えば周波数データの下位４桁のデータ（ｎ４　ｎ
３　ｎ２ｎｌ／１０ρ００）　　を０．９８００　　と
すると、加算回路６２の出力は１／ｆＶの周期毎に０．
９８００−＋　１．９６００−＋１．９４００→１．９
２００の如（加算を繰返す。キャリイ出力によりパルス
スワロ−カウンタ６３　の分周比は７００と６９９の２
値を時間軸上具なった比率で切換えられる為、カウンタ
６３の平均分周比は６９９．９８００　となる。

第６図は、第５図で示したパルススワロ−カウンタ６３
の詳細を示すブロック図であり、６３１は入力端子、６
３２　　は出力端子、６３３は分周比切換制御端子、６
３４は高速カウンタ、６３５　　はメインカウンタ、６
３６はサブカウンタ、６３７は電子スイッチである。上
記端子６３１．６３２．６３３は第５図の同一番号に各
々対応する。高速カウンタ６３４は端子６３２に現われ
る分周出力信号を該カウンタの制御人力とし、この制御
入力に応じて高速カウンタの分周比が１１又は１０に切
替わる。同様にサブカウンタ６３６の分周比は、端子６
３３に入力される分周比切換信号により１０又は９に切
換えられる。

第７図は第６図の各部の信号のタイムチャートであり、
符号ア、イ、つ、工、オは各々第６図の同一符号に対応
する。

いま９分周比切換信号（つ）が低レベルの場合、サブカ
ウンタ６３６は÷９で動作するものとする。同様に分周
出力信号（つ）が低いレベルの場合、高速カウンタ６３
４は÷１１で動作するものとし、電子スイッチ６３７は
６接”とする。

さて、全てのカウンタがリセット状態から計数を開始す
ると入力信号（ア）を１１分周した結果、現われる高速
カウンタ６３４の出力信号（イ）を共通の計数信号とし
てメインカウンタ６３５とサブカウンタ６３６は計数動
作を始める。サブカウンタ６３６の計数値が９になると
分周出力信号（つ）は低レベルから高レベルに変化し、
高速カウンタ６３４は÷１０で動作するよう切換えられ
ると共に電子スイッチ６３７が６断”となって。

サブカウンタ６３６は計数を停止し高レベル出力の状態
を維持する。メインカウンタ６３５は更に残りの計数値
６０の計数を続行し９合計の計数値が６９になるとリセ
ットパルス（１）を発生し、メインカウンタ、サブカウ
ンタは初期状態に戻る。

ここまでの動作についてパルススヮローカウフタ６３全
体としては１１分周で９回、１０分周で６０　回計数し
たことになり、入力信号は１１Ｘ９＋１０Ｘ６０　＝　
６９９より６９９分周されて出力されたことになる。ま
た、端子６３３に与えられた分周比切換信号が高レベル
の場合、１１分周で１０回ｌＯ分周で５９回計数し、　
１１Ｘ１０＋１０Ｘ５９　＝７００によりパルススワロ
−カウンタの分周比は７００となる。

（発明の効果） 以上、説明したように１本発明によれば位相・周波数検
波器の誤差出力が特定の範囲になった場合、当該誤差出
力を特定のパルスに竜き換えて、見掛上、当該検波器の
検波利得を増加させる手段と、パルス幅変換回路の時間
遅れを位相ロックループの不感帯として有効に利用する
手段、及び可変分周器の分周比を帯分数とする手段等に
より側帯波雑音特性に優れ、応答速度が早＜、（因に従
来の第９図の特性による線形制御では３秒程度のロック
アツプ時間を要していたのに対し、第２図に示した様な
特性による本発明の非線形制御では２０ミリ秒以下に０
７クアノプ時間を短縮できた。）また微細ステップの周
波数制御が可能でかつ安定した信号を発生する周波数シ
ンセサイザを提供することができる。

【図面の簡単な説明】

第１図は本発明の位相ロックループのブロック図、第２
図は本発明による検波特性図、第３図はパルス幅変換回
路と位相・電圧変換回路の実施例図、第４図は第１図と
第３図の動作波形図、第５図は本発明の周波数シンセサ
イザの一実施例図、第６図はパルススワロ−カウンタの
実施例図、第７図は第６図のタイムチャート。 第８図は従来の位相ロックループのブロック図第９図は
従来の位相周波数検波器の検波特性図第１０図は第８図
の動作波形図、第１１図は電圧制御発振器の制御感度特
性図、第１２図は位相ロックループの応答特性図である
。 １・・・基準発振器、２・・・固定分周器、３・・・位
相・周波数検波器、４・・・位相・電圧変換回路。 ５・・・電圧制御発振器、６・・・可変分局器、７−１
及び７−２・・・パルス幅変換回路。

Claims (1)

【特許請求の範囲】
1. 基準発振器、固定分周器、位相・周波数検波器、位相・
   電圧変換回路、電圧制御発振器、および可変分周器から
   成る位相ロックループに於いて、前記位相・周波数検波
   器の誤差出力が特定の範囲になった場合、当該誤差出力
   を特定のパルスに置換し、前記位相・電圧変換回路に与
   える為のパルス幅交換回路を設け、前記位相・周波数検
   波器の検波利得を上げると共にループの不感帯を有効に
   利用し、かつ前記可変分周器を記憶回路と加算回路の組
   合せによる累積加算器、およびパルススワローカウンタ
   とで成る分数分周回路で構成し、前記可変分周器の分周
   比を帯分数とすることを特徴とする周波数シンセサイザ
   ー。