JPS6259992A - 表示制御装置 - Google Patents
表示制御装置Info
- Publication number
- JPS6259992A JPS6259992A JP60201159A JP20115985A JPS6259992A JP S6259992 A JPS6259992 A JP S6259992A JP 60201159 A JP60201159 A JP 60201159A JP 20115985 A JP20115985 A JP 20115985A JP S6259992 A JPS6259992 A JP S6259992A
- Authority
- JP
- Japan
- Prior art keywords
- display
- display memory
- data
- color
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
本発明は、表示メモリに、指定した色で図形等の画情報
の書き込み処理を行う表示制御装置に関するものである
。
の書き込み処理を行う表示制御装置に関するものである
。
〈従来技術〉
従来、表示制御装置にあって、指定された色で図形情報
を表示メモリに書き込む場合、バンク切換えを行ないな
がら、複数のプレーンに対して、ドツト毎に“１″又は
“０”を書き込んでいた。
を表示メモリに書き込む場合、バンク切換えを行ないな
がら、複数のプレーンに対して、ドツト毎に“１″又は
“０”を書き込んでいた。
〈発明の目的〉
本発明は、中央処理装置が表示メモリにアクセスすると
、該表示メモリの複数のプレー／に同時に色データが書
き込まれる様にして、描画スピードの向上及びソフトウ
ェアのステップの節約を計ることを目的とする。
、該表示メモリの複数のプレー／に同時に色データが書
き込まれる様にして、描画スピードの向上及びソフトウ
ェアのステップの節約を計ることを目的とする。
〈実施例〉
以下、本発明の詳細な説明する。
表示の基本的動作を第１図を用いて説明する。
同図において、１は中央処理装置ＣＰＵ、２はＣＲＴコ
ントローラでＣＲＴから成る表示装置３を制御する。又
、４は表示メモリである。
ントローラでＣＲＴから成る表示装置３を制御する。又
、４は表示メモリである。
前記ＣＰＵ１は、前記ＣＲＴコントローラ２ヘアドレス
信号Ａ及び制御信号Ｂを供給する。該ＣＰＵＩとＣＲＴ
コントローラ２間にはデータバスＣが接続され、データ
の授受が行なわれる。
信号Ａ及び制御信号Ｂを供給する。該ＣＰＵＩとＣＲＴ
コントローラ２間にはデータバスＣが接続され、データ
の授受が行なわれる。
又、前記ＣＲＴコントローラ２は、前記表示メモ〃４へ
表示アドレス信号り及び表示メモリ制御信号Ｅを供給す
る。該ＣＲＴコントローラ２と表示メモリ４間には表示
メモリデータバスＦが接続され、データの授受が行なわ
れる。
表示アドレス信号り及び表示メモリ制御信号Ｅを供給す
る。該ＣＲＴコントローラ２と表示メモリ４間には表示
メモリデータバスＦが接続され、データの授受が行なわ
れる。
さらに、前記ＣＲＴコントローラ２から前記表示装置３
へは、同期信号Ｇ及び映像データＨが送られる。
へは、同期信号Ｇ及び映像データＨが送られる。
上述した通り、前記ＣＲＴコントローラ２は前記表示装
置３の同期信号Ｇを発生すると共に、表示メモリ４から
表示データを読み出し、内部で、表示装置３の表示信号
として、パラレルからシリアルへの変換を行う。
置３の同期信号Ｇを発生すると共に、表示メモリ４から
表示データを読み出し、内部で、表示装置３の表示信号
として、パラレルからシリアルへの変換を行う。
又、前記ＣＰＵＩは、表示メモリ４のアクセスを行うと
き、前記ＣＲＴコントローラ２の制御によシアクセスを
実行する。
き、前記ＣＲＴコントローラ２の制御によシアクセスを
実行する。
続いて、第２図を用い、動作の説明を行う。なお、第２
図中の既出番号は第１図のものに対応し、１６は前述し
たパラレル−シリアル変換を行う変換器、１３ａはＣＰ
Ｕアドレス信号Ａの入力バッファ、１３ｂばＣＰＵ制御
信号Ｂの入力バッファ、１４ａはＣＰＵデータバスＣの
信号の人出力バッファ、１４ｂ、１４ｃ、１４ｄはメモ
リデータバスＥの信号の入出力バッファ、１５ａは表示
アドレスの出力バッファ、１５ｂは表示メモリ制御信号
の出力バッファ、１５ｃはブランク信号の出力バッファ
、１５ｄは表示装置３に出力されるデータのバッファで
ある。
図中の既出番号は第１図のものに対応し、１６は前述し
たパラレル−シリアル変換を行う変換器、１３ａはＣＰ
Ｕアドレス信号Ａの入力バッファ、１３ｂばＣＰＵ制御
信号Ｂの入力バッファ、１４ａはＣＰＵデータバスＣの
信号の人出力バッファ、１４ｂ、１４ｃ、１４ｄはメモ
リデータバスＥの信号の入出力バッファ、１５ａは表示
アドレスの出力バッファ、１５ｂは表示メモリ制御信号
の出力バッファ、１５ｃはブランク信号の出力バッファ
、１５ｄは表示装置３に出力されるデータのバッファで
ある。
又、表示メモリ４は、第３図の通り、青色（Ｂ）。
赤色（匂、緑色（Ｇ）の３つのプレーン４ａ、４ｂ、４
ｃから成っている。
ｃから成っている。
図中、５は同期信号発生回路であって、表示装置３へ同
期信号を送る。
期信号を送る。
又、該同期信号発生回路５は、表示期間中かブランク期
間中かをカウントし、表示期間中なら表示メモリ４に対
して表示データを読み出す。
間中かをカウントし、表示期間中なら表示メモリ４に対
して表示データを読み出す。
その読出期間中、セレクタ回路６は、アドレスカウンタ
７の内容を表示メモリ４のアドレスに出力させるため、
該アドレスカウンタ７側に切り替える。
７の内容を表示メモリ４のアドレスに出力させるため、
該アドレスカウンタ７側に切り替える。
又、８は表示メモリ制御回路であって、これは、表示メ
モリ４を読み出しモードにするため、表示メモリ制御信
号Ｅを読み出しになる様にする。
モリ４を読み出しモードにするため、表示メモリ制御信
号Ｅを読み出しになる様にする。
前記ＣＰＵ１は、表示期間中、表示メモリ４にアクセス
があったときは、該ＣＰＵＩと該表示メモリ４の間でア
クセスタイミングを管理する管理回路９によって、ブラ
ンク期間中になるまで前記ＣＰＵ１にＷＡＩＴをかける
。
があったときは、該ＣＰＵＩと該表示メモリ４の間でア
クセスタイミングを管理する管理回路９によって、ブラ
ンク期間中になるまで前記ＣＰＵ１にＷＡＩＴをかける
。
ブランク期間中になると、セレクタ回路６は、表示メモ
リ４のアドレスＤにＣＰＵＩ側のアクセス番地を出力さ
せるため、ＣＰＵアドレスＡ側に切り替える。
リ４のアドレスＤにＣＰＵＩ側のアクセス番地を出力さ
せるため、ＣＰＵアドレスＡ側に切り替える。
上記表示メモリ制御回路８は、ＣＰＵＩが表示メモリ４
に対して読み出しなら、該表示メモリ４からの読み出し
を可能にするため、表示メモリ４の制御信号Ｅをコント
ロールする。
に対して読み出しなら、該表示メモリ４からの読み出し
を可能にするため、表示メモリ４の制御信号Ｅをコント
ロールする。
本実施例は、ＣＲＴコントローラ２内に色サーチ回路１
０を設けた。
０を設けた。
この色サーチ回路１０は、ＣＰＵＩが表示メモリ４に対
して読み出しを行ったとき、表示メモリ４の各プレーン
４１．４ｂ 、４ｃの夫々の表示メモリデータバスＦａ
、Ｆｂ、Ｆｃのピットと、サーチすべき色をラッチして
いるＤ−ラッチ回路りとを一致回路に通し、その出力を
ＣＰＵ １の入力用データバスｃｌ、ｃ２・・・の１ビ
ツトに対応させるものである０ 従って、ＣＰＵＩが表示メモリ４のある番地を読み出し
たとき、サーチすべき色が該表示メモリ４内にあったｂ
ｉｔのみ“１”となり、指定した色の読出しが行える。
して読み出しを行ったとき、表示メモリ４の各プレーン
４１．４ｂ 、４ｃの夫々の表示メモリデータバスＦａ
、Ｆｂ、Ｆｃのピットと、サーチすべき色をラッチして
いるＤ−ラッチ回路りとを一致回路に通し、その出力を
ＣＰＵ １の入力用データバスｃｌ、ｃ２・・・の１ビ
ツトに対応させるものである０ 従って、ＣＰＵＩが表示メモリ４のある番地を読み出し
たとき、サーチすべき色が該表示メモリ４内にあったｂ
ｉｔのみ“１”となり、指定した色の読出しが行える。
つまり、図形の境界線をＣＰＵ１で指定することによっ
て、Ｄ−ラッチ回路りに色情報が記憶され、メモリプレ
ーン４ａ 、 ４ｂ 、 ４ｃをサーチすることによっ
て、図形の境界が“ｌ”として出力される。
て、Ｄ−ラッチ回路りに色情報が記憶され、メモリプレ
ーン４ａ 、 ４ｂ 、 ４ｃをサーチすることによっ
て、図形の境界が“ｌ”として出力される。
ＣＰＵＩは、この境界出力によって挾まれたエリアを塗
シつぶす色情報をメモリプレーン４ａ 、 ４ｂ。
シつぶす色情報をメモリプレーン４ａ 、 ４ｂ。
４ｃに書き込むことにより、ペイント処理を行う。
具体的には、メモリプレーン４ａ、４ｂ、４ｃをサーチ
することにより、１つの境界ドツト“１″が得られ、次
の境界ドツト“１”が得られる間の各ドツトに対応する
メモリプレーンエリアに色情報を記憶する。
することにより、１つの境界ドツト“１″が得られ、次
の境界ドツト“１”が得られる間の各ドツトに対応する
メモリプレーンエリアに色情報を記憶する。
この動作によって、任意色の境界図形に対してのペイン
ト処理が可能となる。
ト処理が可能となる。
さらに、本実施例は、ＣＲＴコントローラ２内に書込み
プレーン選択回路１１を設けた。
プレーン選択回路１１を設けた。
これは、１個の色レジスタと１個の書き込みレジスタを
持ち、該色レジスタに書き込むべき色を指定し、該書き
込みモードレジスタに書き込みモードをセットすること
により、図形のアドレスの内容のドツトだけ“１”にす
れば、ハードウェアで自動的に、指定された色で表示メ
モリ４の３プレーン４ａ 、 ４ｂ 、 ４ｃを操作し
て書き込むことができる。
持ち、該色レジスタに書き込むべき色を指定し、該書き
込みモードレジスタに書き込みモードをセットすること
により、図形のアドレスの内容のドツトだけ“１”にす
れば、ハードウェアで自動的に、指定された色で表示メ
モリ４の３プレーン４ａ 、 ４ｂ 、 ４ｃを操作し
て書き込むことができる。
なお、上記書き込みモードレジスタには、画像処理上、
少なくとも２つのモードが必要となる。
少なくとも２つのモードが必要となる。
即ち、一方のモードは前に書かれている図形に新たな図
形や線を書き込むモードであり、他方のモードはグラフ
ィック画面に漢字等の文字を展開するとき必要となるモ
ードである。以下、説明のため前者をモードＯと呼び、
後者をモード１と呼ぶ。
形や線を書き込むモードであり、他方のモードはグラフ
ィック画面に漢字等の文字を展開するとき必要となるモ
ードである。以下、説明のため前者をモードＯと呼び、
後者をモード１と呼ぶ。
最初に、モードＯにつき、第５図及び第６図を用いて説
明する。
明する。
第５図（ａ） 、 （ｂ） 、 （Ｃ）は、本モードの
書き込み処理方法を示すもので、Ｙは黄色、Ｒは赤色、
Ｂは青色を意味する。同図（ａ）が書き込み前の画面で
、これに書き込むべき図形（ｂ）を加えると、書き込み
後は同図忙）の通りとなる。
書き込み処理方法を示すもので、Ｙは黄色、Ｒは赤色、
Ｂは青色を意味する。同図（ａ）が書き込み前の画面で
、これに書き込むべき図形（ｂ）を加えると、書き込み
後は同図忙）の通りとなる。
第６図は上記処理方法を実現する回路ブロック図であっ
て、青色の色レジスタ１２ａ、赤色の色レジスタ１２ｂ
並びに緑色の色レジスタ１２ｃと、セレクタ回路Ｓ１＋
Ｓ２＋３８で構成される。
て、青色の色レジスタ１２ａ、赤色の色レジスタ１２ｂ
並びに緑色の色レジスタ１２ｃと、セレクタ回路Ｓ１＋
Ｓ２＋３８で構成される。
まず、書き込む色を色レジスタ１２ａ、１２ｂ＋１２ｃ
に書き込み、その後、書き込む図形の描画アドレスのあ
る所に書き込むことによって行なわれる。
に書き込み、その後、書き込む図形の描画アドレスのあ
る所に書き込むことによって行なわれる。
ＣＰＵＩから表示メモリ４に対して書き込みがあったと
き（書き込みデータをＷで表わす。）、ＣＲＴコントロ
ーラ２側で ■ 表示メモリ４の各プレーン４ａ 、 ４ｂ 、 ４
ｃ（７） 内容を同時に読み出し、ラッチする。
き（書き込みデータをＷで表わす。）、ＣＲＴコントロ
ーラ２側で ■ 表示メモリ４の各プレーン４ａ 、 ４ｂ 、 ４
ｃ（７） 内容を同時に読み出し、ラッチする。
■ 次に、ＣＰＵＩの書き込みデータＷと前記■で読み
込んだデータとの論理演算を各プレーン４ａ 、 ４ｂ
、 ４ｃ毎に行う。
込んだデータとの論理演算を各プレーン４ａ 、 ４ｂ
、 ４ｃ毎に行う。
論理演算式は、
色レジスタが“１”になっているプレーンはＷＤ ＋
ＶＤ 色レジスタが“０”になっているプレーンは、ＷＤ
・ ＶＤ （ただし、ＷＤはＣＰＵＩからの書き込みデータ、ＶＤ
は表示メモリ４からの読み出しデータである。） であって、この論理演算をＣＰＵＩのデータｂｉｔ数行
う。
ＶＤ 色レジスタが“０”になっているプレーンは、ＷＤ
・ ＶＤ （ただし、ＷＤはＣＰＵＩからの書き込みデータ、ＶＤ
は表示メモリ４からの読み出しデータである。） であって、この論理演算をＣＰＵＩのデータｂｉｔ数行
う。
■ 演算後、表示メモリ４のプレーン４ａ 、４ｂ 、
４ｃの各ｂｉｔに、論理演算後のデータを書き込む。
４ｃの各ｂｉｔに、論理演算後のデータを書き込む。
上記処理は表示装置の画素単位に行なわなければならず
、ＣＰＵＩが表示メモリ４の内容を書き込む場合、通常
、ＣＰＵＩのｂｉｔ長単位に書き込まれるから、ｂｉｔ
長分だけ演算回路が必要であるが、上記構成により効率
の向上が期待できる。
、ＣＰＵＩが表示メモリ４の内容を書き込む場合、通常
、ＣＰＵＩのｂｉｔ長単位に書き込まれるから、ｂｉｔ
長分だけ演算回路が必要であるが、上記構成により効率
の向上が期待できる。
次に、モードｌにつき、第７図及び第８図を用いて説明
する。
する。
第７図（ａ） 、 （ｂ） 、 （ｃ）は、本モードの
書き込み処理方法を示すもので、Ｒは赤色、Ｇは緑色を
意味し、文字「漢」をゲラフィック画面（ａ）に展開し
て、同図（ｂ）にある様な文字「漢」のフォントサイズ
の大きさだけ前の描画図形を消し、その上に文字を書い
て同図（ｃ）を得る。
書き込み処理方法を示すもので、Ｒは赤色、Ｇは緑色を
意味し、文字「漢」をゲラフィック画面（ａ）に展開し
て、同図（ｂ）にある様な文字「漢」のフォントサイズ
の大きさだけ前の描画図形を消し、その上に文字を書い
て同図（ｃ）を得る。
第８図は上記処理方法を実現する回路ブロック図であッ
テ、１２ａ＋１２ｂ、１２ｃ及びＳｉｔ ｃｅ＋Ｓ８は
前掲第６図のものと対応する。
テ、１２ａ＋１２ｂ、１２ｃ及びＳｉｔ ｃｅ＋Ｓ８は
前掲第６図のものと対応する。
このモードにあっては、描画色を指定して表示メモリ４
にアクセスを行うと、ＣＰＵＩの書き込みデータ（Ｗで
表わす）“１”の所は指定した描画色テ書キ、又、ＣＰ
ＵＩの書き込みデータ（Ｗで表わす）“０”の所は、各
プレーン４ａ＋４ｊ）＞４Ｃ０ｂｉｔ共″０”にする。
にアクセスを行うと、ＣＰＵＩの書き込みデータ（Ｗで
表わす）“１”の所は指定した描画色テ書キ、又、ＣＰ
ＵＩの書き込みデータ（Ｗで表わす）“０”の所は、各
プレーン４ａ＋４ｊ）＞４Ｃ０ｂｉｔ共″０”にする。
すると、文字「漢」の回シは、いずれのプレーン４ａ、
４ｂ、 ４ｃも“０”であるから、黒色となる。これ
で、周回の図形の上に文字が展開されたとき、前の図形
の影響を受けず、文字を読み取れる。
４ｂ、 ４ｃも“０”であるから、黒色となる。これ
で、周回の図形の上に文字が展開されたとき、前の図形
の影響を受けず、文字を読み取れる。
なお、上記実施例では、３個のプレーンを設けたが、表
示メモリのプレーン数と色レジスタのピット数を増やす
ことにより、色数を増やすことが可能である。
示メモリのプレーン数と色レジスタのピット数を増やす
ことにより、色数を増やすことが可能である。
く効果〉
以上の様に本発明によれば、中央処理装置が表示メモリ
にアクセスするとき、表示メモリの各プレーンに同時に
色データを迅速に書き込めるから、描画スピードを向上
できると共に、色データの書き込みに関するソフトウェ
アのステップ節約を計れる。
にアクセスするとき、表示メモリの各プレーンに同時に
色データを迅速に書き込めるから、描画スピードを向上
できると共に、色データの書き込みに関するソフトウェ
アのステップ節約を計れる。
第１図は本発明の適用される表示制御装置の概略構成図
、第２図は本発明の実施例に係る表示制御装置の回路ブ
ロック図、第３図は同表°示制御装置の表示メモリの構
成図、第４図は同表示装置の部分回路図、第５図（ａ）
、 （ｂ） 、 （ｃ）は同表示制御装置の書き込み
処理の説明図、第６図は前記書き込み処理を実行する回
路構成図、第７図（ａ） 、 （ｂ） 、 （ｃ）は同
表示制御装置の他の書き込み処理の説明図、第８図は前
記書き込み処理を実行する回路構成図である。 １・・・ＣＰＵ、２・・・ＣＲＴコントローフ、３・・
・表示装置、４・・・表示メモリ＋ ４ ａ ＋ ４
ｂ ＋ ４ ｃ・・・プレーン。 ８・・・表示メモリ制御回路、１１・・・プレーン選択
回路、 １２ａ 、 １２ｂ 、 １２ｃｍ色レジスタ
、Ｓｌ ＋ Ｓ２．ｓａ・・・セレクタ回路。 代理人 弁理士 福 士 愛 彦（他２名）第１図 第３図 第４図 （’ａ） （ｂ） （ｃ）第５
図 第６図 Ｒ （Ｇ） （ｂ） （Ｃ）第７図 Ｈ” 第８図
、第２図は本発明の実施例に係る表示制御装置の回路ブ
ロック図、第３図は同表°示制御装置の表示メモリの構
成図、第４図は同表示装置の部分回路図、第５図（ａ）
、 （ｂ） 、 （ｃ）は同表示制御装置の書き込み
処理の説明図、第６図は前記書き込み処理を実行する回
路構成図、第７図（ａ） 、 （ｂ） 、 （ｃ）は同
表示制御装置の他の書き込み処理の説明図、第８図は前
記書き込み処理を実行する回路構成図である。 １・・・ＣＰＵ、２・・・ＣＲＴコントローフ、３・・
・表示装置、４・・・表示メモリ＋ ４ ａ ＋ ４
ｂ ＋ ４ ｃ・・・プレーン。 ８・・・表示メモリ制御回路、１１・・・プレーン選択
回路、 １２ａ 、 １２ｂ 、 １２ｃｍ色レジスタ
、Ｓｌ ＋ Ｓ２．ｓａ・・・セレクタ回路。 代理人 弁理士 福 士 愛 彦（他２名）第１図 第３図 第４図 （’ａ） （ｂ） （ｃ）第５
図 第６図 Ｒ （Ｇ） （ｂ） （Ｃ）第７図 Ｈ” 第８図
Claims (1)
- 【特許請求の範囲】 １、中央処理装置と、表示装置と、複数のプレーンを有
する表示メモリを備え、前記表示メモリから指定色デー
タを読み出し、読み出した指定色データから前記表示装
置上に指定色画像を出力する表示制御装置において、 前記中央処理装置が前記表示メモリにアクセスするとき
、前記各プレーンの内容を同時に読み出す読出手段と、 該中央処理装置の書き込みデータと前記読出手段で読み
出されたデータとの論理演算を実行する実行手段と、 演算後、各プレーンに演算結果を書き込む書込手段と を具備することを特徴とする表示制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60201159A JPS6259992A (ja) | 1985-09-10 | 1985-09-10 | 表示制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60201159A JPS6259992A (ja) | 1985-09-10 | 1985-09-10 | 表示制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6259992A true JPS6259992A (ja) | 1987-03-16 |
Family
ID=16436354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60201159A Pending JPS6259992A (ja) | 1985-09-10 | 1985-09-10 | 表示制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6259992A (ja) |
-
1985
- 1985-09-10 JP JP60201159A patent/JPS6259992A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5299309A (en) | Fast graphics control system capable of simultaneously storing and executing graphics commands | |
| JPS61254980A (ja) | 文字フオント転送制御方式 | |
| JPH0355832B2 (ja) | ||
| JPH0545039B2 (ja) | ||
| JPS6259992A (ja) | 表示制御装置 | |
| JPS5960488A (ja) | カラ−グラフイツクメモリのデ−タ書き込み装置 | |
| JPS6259991A (ja) | 表示制御装置 | |
| JPS5835592A (ja) | 表示画面分割装置 | |
| JP3699496B2 (ja) | イメージ供給方法及び帯域幅を改善するために空間的冗長量を使用する図形制御装置 | |
| JPS604988A (ja) | 画像表示装置 | |
| JPS59177594A (ja) | デイスプレイ・メモリ制御方式 | |
| JP2001505674A (ja) | Ｖｇａと整合性を有するビデオ表示アダプタを用いて効率的なメモリ読み出し動作を行なうための方法及び装置 | |
| JPS623293A (ja) | ライン移動描画装置 | |
| JPS63143588A (ja) | 非同期書き込み読み出し装置 | |
| JPS5915287A (ja) | 表示装置 | |
| JPS6141186A (ja) | カラ−デ−タ同時書込み装置 | |
| JPS60202478A (ja) | 文字図形表示装置 | |
| JPS60233688A (ja) | ラスタスキヤンｃｒｔグラフイツク表示装置 | |
| JPH03266151A (ja) | Ｖｒａｍアクセス方式 | |
| JPS627087A (ja) | 表示制御装置 | |
| JPH0654429B2 (ja) | 動画表示制御装置 | |
| JPH01246630A (ja) | データアクセス装置 | |
| JPH0528397B2 (ja) | ||
| JPS62267793A (ja) | ビツトマツプデイスプレイ装置 | |
| JPH0330035A (ja) | 記憶部制御装置 |