JPS627732B2 - - Google Patents
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- JPS627732B2 JPS627732B2 JP56138909A JP13890981A JPS627732B2 JP S627732 B2 JPS627732 B2 JP S627732B2 JP 56138909 A JP56138909 A JP 56138909A JP 13890981 A JP13890981 A JP 13890981A JP S627732 B2 JPS627732 B2 JP S627732B2
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- 239000003990 capacitor Substances 0.000 claims description 10
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
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- Electric Clocks (AREA)
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- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は電圧の違う二つ以上の電源回路を内蔵
する電子時計において、電源投入や発振停止状態
を検出することを特徴とする電子時計用回路に関
するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a circuit for an electronic timepiece that is characterized by detecting power-on or oscillation stop state in an electronic timepiece that incorporates two or more power supply circuits with different voltages.
従来の電源投入を検出する回路は第１図に示す
如く、コンデンサー１、ＮチヤネルMOSトラン
ジスタ２，４、ＰチヤネルMOSトランジスタ３
によつて構成されていて、電源は電池電圧Vss1
（以後、電池電圧をVss1と呼ぶ）に接続されてい
る。電源投入時の第１図各部の電圧レベルの変動
を第２図に示す。S1はVss1に電源が投入される
場合のＶDD，Vss1間の電圧の変動、S2はコンデ
ンサー両端の電圧の変動、S3は回路からの出力電
圧である。縦軸が電圧レベルで横軸が時間であ
る。５は通常に電源を投入した場合である。S1の
レベルは電源投入によつてVss1となると、S2は
コンデンサー１とＮチヤネルMOSトランジスタ
２の時定数によつてしだいにVss1レベルに近づ
く、S3は電源入時５にはS2がＶDDのためＬとなる
が、ＰチヤネルMOSトランジスタ３とＮチヤネ
ルMOSトランジスタ４によつてきまる論理的ス
レシユホールドレベルをS2が越えると論理は反転
しＨになる。したがつて、この信号がＬになると
電源が投入されたことがわかる。６は電源を切つ
てからあまり時間を経過しないときに電源を投入
した場合である。このとき、S2のレベルは論理ス
レシユホールドレベル８よりもVss1側にあるの
でS3CはＨのままである。したがつて、この場合
は電源投入を検出することができない。７は電源
投入時に電池の接点にチヤタリングがある場合で
ある。S2のレベルは電圧が加えられるたびに徐々
にVss1に近づいている。しかし、このときＰチ
ヤネルMOSトランジスタ３とＮチツネルMOSト
ランジスタ４は電源に充分な電圧が与えられてい
ないため、動作することができない。充分な電圧
が与えられたときには、すでにS2のレベルは論理
的スレシユホールドレベル８を越えてVss1に近
づいている。このように、従来の電源投入を検出
する回路は、電源を投入する条件によつて正常に
動作したり、誤動作したりいちじるしく信頼性に
乏しい。 As shown in Figure 1, a conventional circuit for detecting power-on includes a capacitor 1, N channel MOS transistors 2 and 4, and a P channel MOS transistor 3.
The power supply is battery voltage Vss 1
(Hereafter, the battery voltage will be referred to as Vss 1 ). FIG. 2 shows fluctuations in voltage levels at various parts in FIG. 1 when the power is turned on. S 1 is the voltage variation between V DD and Vss 1 when power is applied to Vss 1 , S 2 is the voltage variation across the capacitor, and S 3 is the output voltage from the circuit. The vertical axis is voltage level and the horizontal axis is time. 5 is a case where the power is turned on normally. When the level of S 1 becomes Vss 1 when the power is turned on, S 2 gradually approaches the Vss 1 level due to the time constant of capacitor 1 and N-channel MOS transistor 2, and S 3 reaches S 5 when the power is turned on. 2 becomes L because of V DD , but when S 2 exceeds a logical threshold level determined by P channel MOS transistor 3 and N channel MOS transistor 4, the logic is inverted and becomes H. Therefore, when this signal becomes L, it can be seen that the power has been turned on. 6 is a case where the power is turned on not long after the power is turned off. At this time, since the level of S 2 is closer to Vss 1 than the logical threshold level 8, S 3 C remains at H. Therefore, in this case, power-on cannot be detected. 7 is a case where there is chattering at the battery contacts when the power is turned on. The level of S 2 gradually approaches Vss 1 each time a voltage is applied. However, at this time, the P channel MOS transistor 3 and the N channel MOS transistor 4 cannot operate because a sufficient voltage is not applied to the power supply. When sufficient voltage is applied, the level of S 2 has already exceeded the logical threshold level 8 and is approaching Vss 1 . As described above, conventional circuits for detecting power-on are extremely unreliable, operating normally or malfunctioning depending on the conditions under which the power is turned on.
本発明はかかる欠点を除去したもので、その目
的は、電源投入や発振停止状態を確実に検出する
ことが出来る電子時計用回路を提供することにあ
る。 The present invention eliminates such drawbacks, and an object of the present invention is to provide an electronic timepiece circuit that can reliably detect power-on and oscillation stop states.
以下実施例に基づいて本考案を詳しく説明す
る。第４図に本発明による具体的な回路図の一例
を示す。１０，１１，１３はＰチヤネルMOSト
ランジスタ、９，１４，１５はＮチヤネルMOS
トランジスタ、１２はコンデンサー、S7はVss2
端子でVss1の２倍昇圧のマイナス電位が与えら
れる。S8はVss1端子である。この回路には、電
池電圧Vss1とVss1をコンデンサーの切り換えに
よる倍電圧回路によつて２倍に昇圧したVss2が
供給されている。倍電圧回路の特徴として、次の
ようなことが上げられる。電源投入時は、Vss2
のレベルはＶDDとほぼ一致している。また発振器
が停止すると、倍電圧回路に供給されるクロツク
も停止するため、Vss2のレベルはVss1のレベル
を越えてＶDDに近ずく。以上のような性質を利用
して電源投入と発振停止の状態を検出する。つま
り｜ＶDD―Vss2｜＜｜ＶDD―Vss1｜の状態を検
出する。ＰチヤネルMOSトランジスタ１０とＮ
チヤネルMOSトランジスタ９はインバータ回路
を構成している。この回路はゲートの電位がＮチ
ヤネルトランジスタ９のソース電位と同電位にな
つたとき論理が反転するように設定する。したが
つて、｜ＶDD―Vss2｜＞｜ＶDDD―Vss1｜のとき
はS4はＶDD，｜ＶDD―Vss2｜＜｜ＶDD―Vss1｜
のときはS4はVss1となる。ＰチヤネルMOSトラ
ンジスタ１３とＮチヤネルMOSトランジスタ１
４で構成するインバータ回路の論理的スレシユホ
ールドレベルはVss1／２に設定する。電源投入
時はVss2はＶDDとほぼ一致している。Vss1は電
池投入と同時に電池電圧と一致する。S4はVss1
となる。したがつて、ＰチヤネルMOSトランジ
スタ１１はONし、ＮチヤネルMOSトランジスタ
１５はOFFする。S5はＶDDとなり、S6はVss1と
なる。この状態が発振停止を検出している状態で
ある。その後発振回路が動作を開始し、倍電圧回
路も動作を始めるとVss2≒2Vss1となる。この状
態は｜ＶDD―Vss2｜＞｜ＶDD―Vss1｜である。
したがつて、S4はＶDDとなり、ＰチヤネルMOS
トランジスタ１１はOFFする。またこのときＮ
チヤネルMOSトランジスタ１５はONする。こう
してS5はVss2レベルとなり、S6はＶDDレベルと
なる。この状態が発振を検出している状態であ
る。第４図は第３図の回路においてのS5，S6，
S7，S8の電圧レベルの変動を示したものである。
１６は通常に電源を投入した場合、１７は電源
OFF後、すぐに電源を投入した場合、１８は電
源投入時に、電池の端子にチヤタリングが発生し
た場合である。いずれの場合も電源投入時は｜Ｖ
DD―Vss2｜＜｜ＶDD―Vss1｜で、しばらくして
発振を開始すると｜ＶDD―Vss2｜＞｜ＶDD―
Vss1｜となるため、確実に発振停止状態と発振
状態を判別することができる。 The present invention will be described in detail below based on examples. FIG. 4 shows an example of a specific circuit diagram according to the present invention. 10, 11, 13 are P channel MOS transistors, 9, 14, 15 are N channel MOS transistors
Transistor, 12 is capacitor, S 7 is Vss 2
A negative potential twice as high as Vss 1 is applied to the terminal. S8 is the Vss 1 terminal. This circuit is supplied with the battery voltage Vss 1 and Vss 2 , which is doubled by a voltage doubler circuit using a switching capacitor. The characteristics of voltage doubler circuits are as follows. At power on, Vss 2
The level of is almost the same as V DD . Furthermore, when the oscillator stops, the clock supplied to the voltage doubler circuit also stops, so the level of Vss 2 exceeds the level of Vss 1 and approaches V DD . The above characteristics are used to detect the power-on and oscillation stop states. In other words, the state of |V DD -Vss 2 |<|V DD -Vss 1 | is detected. P channel MOS transistor 10 and N
Channel MOS transistor 9 constitutes an inverter circuit. This circuit is set so that the logic is inverted when the gate potential becomes the same potential as the source potential of the N-channel transistor 9. Therefore, when |V DD −Vss 2 |>|V DDD −Vss 1 |, S 4 is V DD , |V DD −Vss 2 |<|V DD −Vss 1 |
When , S 4 becomes Vss 1 . P channel MOS transistor 13 and N channel MOS transistor 1
The logical threshold level of the inverter circuit consisting of 4 is set to Vss 1 /2. When the power is turned on, Vss 2 almost matches V DD . Vss 1 matches the battery voltage at the same time as the battery is turned on. S 4 is Vss 1
becomes. Therefore, the P-channel MOS transistor 11 is turned on, and the N-channel MOS transistor 15 is turned off. S 5 becomes V DD and S 6 becomes Vss 1 . This state is a state in which oscillation stop is detected. After that, when the oscillation circuit starts operating and the voltage doubler circuit also starts operating, Vss 2 ≒ 2Vss 1 . This state is |V DD −Vss 2 |>|V DD −Vss 1 |.
Therefore, S 4 becomes V DD and P channel MOS
Transistor 11 is turned off. Also at this time N
Channel MOS transistor 15 is turned on. In this way, S 5 becomes the Vss 2 level, and S 6 becomes the V DD level. This state is the state in which oscillation is detected. Figure 4 shows S 5 , S 6 ,
This shows the fluctuation in the voltage levels of S 7 and S 8 .
16 is when the power is turned on normally, 17 is when the power is turned on
If the power is turned on immediately after being turned off, 18 is a case where chattering occurs at the battery terminals when the power is turned on. In either case, when the power is turned on, |V
DD - Vss 2 | < | V DD - Vss 1 | and after a while oscillation starts | V DD - Vss 2 | > | V DD -
Vss 1 |, so it is possible to reliably distinguish between the oscillation stopped state and the oscillation state.
以上のように本発明によると、昇圧電源発生回
路としての倍電圧回路から電圧供給をすること
で、発振停止状態が確実に検出することが出来、
また電流も非常に少ないので、小型電池を使用す
る電子時計には最適な回路である。 As described above, according to the present invention, the oscillation stop state can be reliably detected by supplying voltage from the voltage doubler circuit as a boosted power supply generation circuit.
Also, since the current is very low, it is the perfect circuit for electronic watches that use small batteries.
別な実施例を第５図に示す。これは、Ｎチヤネ
ルMOSトランジスタ１４のソースをVss1から、
Vss2にしたもので、S6の出力がＶDDまたはVss2
となる外はすべて第３図と同様である。 Another embodiment is shown in FIG. This connects the source of the N-channel MOS transistor 14 from Vss 1 to
Vss 2 , and the output of S6 is V DD or Vss 2
Everything else is the same as in Fig. 3.
もう１つの別な実施例を第６図に示す。これは
第３図のＰチヤネルMOSトランジスタとＮチヤ
ネルMOSトランジスタをすべて入れ換え、電源
をVss1をグランドにしてＶDD側に昇圧電圧をと
つたもので、第３図とまつたく同様な原理である
ので説明は省略する。 Another alternative embodiment is shown in FIG. This is the same principle as in Figure 3, in which all the P-channel MOS transistors and N-channel MOS transistors in Figure 3 are replaced, the power supply is set to Vss 1 as the ground, and a boosted voltage is applied to the V DD side. Therefore, the explanation will be omitted.
第１図は従来の電源投入を検出する回路、第２
図は第１図の回路各部の信号波形、第３図は本発
明に基づく電子時計用回路の一例、第４図は第３
図の回路各部の信号波形、第５図は本発明に基づ
く電子時計用回路の別の一例、第６図は本発明に
基づく電子時計用回路のもう１つの別の一例であ
る。
１……コンデンサー、２……ＮチヤネルMOS
トランジスタ、３…ＰチヤネルMOSトランジス
タ、４……ＮチヤネルMOSトランジスタ、５…
…通常に電源を投入した場合、６……電源OFF
直後に電源を再投入した場合、７……電源投入時
に電池の接点にチヤタリングがある場合、８……
論理的スレシユホールドレベル、９……Ｎチヤネ
ルMOSトランジスタ、１０……ＰチヤネルMOS
トランジスタ、１１……ＰチヤネルMOSトラン
ジスタ、１２……コンデンサー、１３……Ｐチヤ
ネルMOSトランジスタ、１４……Ｎチヤネル
MOSトランジスタ、１５……ＮチヤネルMOSト
ランジスタ、S1……Vss1端子信号、S2……コン
デンサーの端子信号、S3……回路の出力信号、S4
……インバーターの出力信号、S5……コンデンサ
ーの端子信号、S6……回路の出力信号、S7……
Vss2端子信号、S8……Vss1端子信号、S9……ＶD
Ｄ２端子信号、S10……ＶDD端子信号。
Figure 1 shows a conventional power-on detection circuit;
The figure shows signal waveforms of various parts of the circuit in Fig. 1, Fig. 3 shows an example of an electronic watch circuit based on the present invention, and Fig. 4 shows the signal waveform of each part of the circuit in Fig. 1.
Signal waveforms of various parts of the circuit shown in the figures, FIG. 5 shows another example of the electronic timepiece circuit according to the present invention, and FIG. 6 shows another example of the electronic timepiece circuit according to the present invention. 1...Capacitor, 2...N channel MOS
Transistor, 3...P channel MOS transistor, 4...N channel MOS transistor, 5...
...When the power is turned on normally, 6...The power is turned off.
If the power is turned on again immediately after that, 7... If there is chattering at the battery contacts when the power is turned on, 8...
Logical threshold level, 9...N channel MOS transistor, 10...P channel MOS
Transistor, 11...P channel MOS transistor, 12...Capacitor, 13...P channel MOS transistor, 14...N channel
MOS transistor, 15... N channel MOS transistor, S 1 ... Vss 1 terminal signal, S 2 ... Capacitor terminal signal, S 3 ... Circuit output signal, S 4
... Inverter output signal, S 5 ... Capacitor terminal signal, S 6 ... Circuit output signal, S 7 ...
Vss 2- terminal signal, S 8 ……Vss 1- terminal signal, S 9 ……V D
D2 terminal signal, S10 ... VDD terminal signal.
Claims (1)
器、表示手段、電源用電池、電池電圧を昇圧して
昇圧電圧を発生する昇圧電源発生回路、電源投入
を検出する検出回路を備える電子時計に於いて、
前記検出回路は第１のスイツチングMOSトラン
ジスタ及びコンデンサーを並列接続してなる並列
回路、出力端を前記第１のスイツチングMOSト
ランジスタのゲートに接続する第１のインバータ
回路、一端を前記並列回路に接続する第２のスイ
ツチングMOSトランジスタ、前記並列回路及び
前記第２のスイツチングMOSトランジスタの接
続点に入力端を接続する第２のインバータ回路を
備え、前記並列回路の他端を基準電位として、前
記第１のインバータ回路の入力端及び前記第２の
スイツチングMOSトランジスタの他端に前記昇
圧電圧を供給し、前記第２のスイツチングMOS
トランジスタのゲートに前記電池電圧を供給し、
前記第２のインバータ回路より出力を得ることを
特徴とする電子時計用回路。1. In an electronic watch that is equipped with at least an oscillator as a time standard source, a frequency divider, a display means, a battery for power supply, a boosted power generation circuit that boosts the battery voltage to generate a boosted voltage, and a detection circuit that detects power-on. ,
The detection circuit includes a parallel circuit formed by connecting a first switching MOS transistor and a capacitor in parallel, a first inverter circuit whose output end is connected to the gate of the first switching MOS transistor, and one end connected to the parallel circuit. a second switching MOS transistor, a second inverter circuit whose input terminal is connected to a connection point of the parallel circuit and the second switching MOS transistor, and with the other end of the parallel circuit as a reference potential, The boosted voltage is supplied to the input end of the inverter circuit and the other end of the second switching MOS transistor, and the second switching MOS transistor
supplying the battery voltage to the gate of the transistor;
A circuit for an electronic timepiece, characterized in that an output is obtained from the second inverter circuit.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56138909A JPS5840926A (en) | 1981-09-03 | 1981-09-03 | Electronic clock circuit |
| GB08224917A GB2109185B (en) | 1981-09-03 | 1982-09-01 | A detecting circuit for an electronic timepiece |
| US06/414,208 US4436436A (en) | 1981-09-03 | 1982-09-02 | Detection circuit for an electronic timepiece |
| HK104/87A HK10487A (en) | 1981-09-03 | 1987-01-28 | A detecting circuit for an electronic timepiece |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56138909A JPS5840926A (en) | 1981-09-03 | 1981-09-03 | Electronic clock circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5840926A JPS5840926A (en) | 1983-03-10 |
| JPS627732B2 true JPS627732B2 (en) | 1987-02-19 |
Family
ID=15232966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56138909A Granted JPS5840926A (en) | 1981-09-03 | 1981-09-03 | Electronic clock circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5840926A (en) |
-
1981
- 1981-09-03 JP JP56138909A patent/JPS5840926A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5840926A (en) | 1983-03-10 |
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