JPS6290719A - クロツク制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は情報処理装置に使用されるクロック制御回路に
関する。

従来、情報処理装置くおいては、外部のパルス発生装置
から発生されるクロックパルスに基いて互いに位相の異
なる複数のクロック信号を作るクロック分周（生成）回
路を有している。

このクロック分周回路で分周された前記クロック信号は
装置が１命令を実行する命令サイクルやこの命令サイク
ル５ｒ構成するマシンサイクル券を現定したり、あるい
は外部から入力さ几る信号（割込ｆぎ号、リセット＋Ｓ
号等）を装置内で同期化させるようにするための基本と
なる同期信号（タイミング１８号）として使用される。

又。

位相の異なるぺ数の上ａｄ　１ｔｆＪ勘イ耳号を用いる
ことにより、比較的ａ雑なシステム制御や、処理の昼速
化等を達成している。この使用例としては第一の位相を
もつ同期信号Ｓ１と、これと異なる４二の位相をもつ１
＋ｒＪ期ｆａ号Ｓ１との２相の同期信号を、「するマイ
クロコンピュータがある。ここでは、例えばメモリへの
データの誓き込みを同期１８号／、で制御し、データの
、ａみ出しを同期信号２．で制御するような回ｌ￥８機
能を設定している。

ここで、桝Ｊえば装置内部にちるメモリ等からデータを
読み出したり、あるいはＩ谷き込んだりする速度やある
いはデータの転送速度環を調べろために装置をべ、惚す
る＋今、底本となる同期信号Ｓ、、Ｘの発生タイミング
が予め認識できなければならない。即ち、上ゴ己データ
！アドレス信号及び外部からの入力信号等の位相と同期
信号ｐ６１＋グ！の位相との対応関係を的確に把握でき
なければＩＥ確な試験を行なうことができない。

しかしながら、従来の情へ処理装置には上述した様な位
相の対応関係を的４に認識する手段が１かつたために、
正確な試瞬評価等を行なうことができなかった。

本発明の目的は、情報処理装置内で使用される複数相の
クロック信号の発生を容易にＦｌ制御できる情態をもっ
たクロック制御回路を提供することＫある。

本発明のクロック制御回路は基本タロツク信号をもとに
して位相の異なるｆＪ数のクロック信号を生成するクロ
ック生成回路と、任意のタイここで、上記の２ｉ１１の
同期信号ｅ、、ｅ、はパルス発生回路から供給されるク
ロックパルスをフリップ・フロップ回路等を用いて構成
された分局回り３を通して作られる。この分周回路は′
α源電圧投入と同時に動作を開始して同期信号ｚＩ島を
発生しはじめる。従って、装置がプログラム動作全開始
する状態では上記２つの基本同期信号ｐ５＋、６ｔは装
置内の所定の回路に一定の、同期で出力されている。し
かしながら、上記２つの同期信号Ａ、へが前記所定の回
路に供給されはじめる時期はもっばら電ａは圧の立ち上
りと分局回路の動作の立ち上りとによって決まるために
、同期信号Ｃｔ　、ＪＺ’！の供給開始時期ｔ−矧るこ
と、儂できない。そのため、プログラムの実行ちるいは
回路機酔の拭狭を好個を行なう場合のデータ１バ号、ア
ドレス信号、外部からの入力箇号あるいは各種制ｇ４信
号（通常命令デコーダから出力される）等のパルス入力
期間（パルス巾）はｉｉｆ記同期信号ｅ１．ｓ、の双方
が供給されるに足るだけの十分艮い期間設定されている
。

ミ／グで所定１陥の：ｔｌｌｌ　ＯＲＩ　Ｉｓ号をクロ
ック生成回路に入力し、この１ｆＩＩＪ帥ｆｇ号の人力
肋間中に１・田１つのみのクロック信号をクロック生成
回路から出力する制御回路とを宮む。

以下に図面を参照して本発明の一実施例を詳細に説明す
る。

・第１図には情報処理装置（例えばマイクロコンピュー
タ）に用いられる本実施例のクロック制御回路図でちっ
て、端子ｌからは通常のプログラム（外部からキー操作
等でろ見られるものでも内部ＲＯＭ等からゲみ出される
ものでもよい）処理時ＳＫ外部のクロックパルス余生回
路から基本クロックパルスが供給されこの基本クロック
パルスに基いて装置内部で命令サイクル。

マシンサイクル等を決定する基本同期信号（クロック信
号）が一点鎖ト９で囲まれた部分の分周回路３０で作成
され、これにより互いに位相の累なる基本同期信号ｅ、
、ｅ、が；＃、’４１４．１５から大々出力される。本
’Ａ　施ｆＹＩ＋では説明分間単にするため基本同期イ
ざ号として互いに位相の異なる２相のクロックパルスＳ
、、Ｓ、を例示する。

クロック信号（同期信号）ｆｌｌ、Ａを作る分周回路は
簡単には第１図に示すように、端子ｌから入力されるク
ロックパルスと出力段のイハ号ｔ−帰還されて夫々の入
力とするＡＮＤゲート４Ｉ５及びこれらＡＮＤゲート４
＊５の出力を入力とする７リツグ・７０ツブ構成のＮＯ
Ｒゲート６゜７、更にその出力とクロックパルスとを入
力するＯＲゲート８＋９とその後段に位置する７リツプ
・フロッグ構成のＮＡＮＤゲート１０＊１１とからなる
。所−マスター・スレーブ型の７リツプ一７０ツグ分周
回路でよい。面数に段にクロックパルスで開閉？１ｔｌ
ｌｌされるＡＮＤゲート１２゜１３を設けると、後述す
る説明から明らかな様に、発生されるクロック信号ｅ、
、ｓ、の変化点の虞なりをなくし、誤動作を防止するこ
とができる。

更に１例えばＤＭＡ転送命令やマルチプロセフサシステ
ムにおけるプロセッサ間のデータ転送命令等で使用され
るメモリの絖み出し制御信号や僅き込み制御信号等のよ
うに１通常同一タイミングで同時に信号の変化が起きな
いような信号が入力される絖み出し制御信号入力端子、
６き込み制御信号入力端子２，３が本実施例では用いら
れる。これらの貸、４子２．３は例えばメモリヤレジス
タ等に通常のプログラム処理時に上記の制８信号を入力
する１６号線（図示せず）に災続されてお夛、更にこの
１３号線とは別に、分周回路３０と端子２１３との間に
ＡＮＤゲー）２０＋　２１が設けられている。このＡＮ
Ｄゲート２０　＋　２１にｒｉ、端子３＋２から入力さ
れる信号と、この信号が遅延索子１６＋１７を介して所
定期間遅延され、更にインバータ１８゜１９によって反
転された信号とが入力される。

ｒｄ４Ａ　Ｎ　Ｄゲート２０ｐ２１の出力は次段のＡＮ
Ｄゲート２２に入力され、ＡＮＤゲート２２の出力が分
周回路３０のＮＯＲゲート７に入力される。

かかる回路構成を有する不実ぬ例のクロック１ｔｉｌＪ
−回路の動作タイミングを第２図のタイζフグ図を参照
して以下に説明する。

端子１からは所定巾の鍋速クロックパルス（基本クロッ
ク信号）が外部のパルス発生手段から入力され１通常の
プログラム処理時等にはｅ、、ｆｚ５．で示すクロック
信号が端１４．１５から夫々発生される。本実施例の分
周回路ではクロックパルスのＨレベルに同期して１周Ｉ
ｕ１ｍにクロック信号／１．為が夫々交互に現われる。

ここテ、クロックパルスがＬレベルの期間ハクロック信
号ｍ、　、、ｏ、の両方とも現われないようにしたのは
、クロック信号χ８の立上やと４の立下ｐとが逼なシ合
うことによって入力信号の突き抜けが生じるのを防止す
るためで、後設のＡＮＤゲート１２．１３がその目的の
ために挿入されている。

ｇ２図のような波形タイミングをもつクロ７２１５号ｆ
ｚ５−−ｄ１において、そのいづれかのみを任意のタイ
ミングで発生させる場合、即ち、クロック信号を初期設
定する場合、端子２，３から第２図（１）〜（ｉｉ）に
示す入力信号を同一タイミングで立上がるように入力す
る。この結果、２！！延素子１６．１７で規定される期
間だけＡＮＤゲート２２からＨレベル信号が出力される
。このＨレベル信号により基本同期１ざ号発生回路３０
のＮＯＲゲート７の出力は強制的ＫＬレベルに設定され
る。従って、後段のフリラグ・フロップ回路（ＮＡＮＤ
ゲー）１０＋　１１）の出力状、帳は固定され、夫々Ｌ
ＩＨレベル信号を維持する。

これにより、クロック信号、ｍ、　、ｏ、の出力波形は
第２図（１）〜（１１１）に示すようになる。即ち、端
子２，３から入力信号Ｉ！、Ｉ、が入力されると、クロ
ックパルスＯＨレベルに同期して％常にクロック信号／
Ｉのみが現われ、その期間は残りのクロック信号２．は
発生されない。丈に、ＡＮＤゲート２２からＨレベル洒
号の出刃が終了する（遅延１’Ｊ１間がすき゛る）と、
その後はクロック信号ｄ、　＋、ｇ、　ｒｓ、、ｅ、・
・・の順で逐次発生される。

ここで、第２図中（１）（Ｉｔ）（ｉｉｉ）は夫々入力
信号Ｉ、。

工、がクロックイ４号のｌ／ｒ′ｉＩ期内のｉｚ−なり
たタイにングで発生したＪ−合を示したものである。

（１）は、クロック１１綴、の発生期間中に入力＜ｍ号
Ｉ、、Ｉ、が印加はれた場合を示す。

又、　（１１）はクロック信号病の発生横のクロックパ
ルスムレベルの期間中に入力信号が供給された嚇合金示
す。

更に、（ｉｔｉ）はクロックｉｇ−ｆ＋ｏｔの発生中に
、入力信号Ｉ、、Ｉ、が入力された場合を示す。

上ｇピいづれの場合においても、入力信号Ｉ、ｊＩ、が
入力されている期間は必ずクロック信号Ｓｌがクロック
パルスのＨレベルに同期して発生されることが図より明
らかである。又、端子ｌから入力されるクロックパルス
の発生タイミングは予めわかっているので、クロック信
号／Ｉの発生タイミングを容易にｖ！、神することがで
きる。

換ｄすれば、本実施例釦よれば従来できなかった基本同
期（クロック）信号をリセットして。

初期状！！！を設定することが可能となる。

従って、例えば装置の試験評価を行なう場合、メモリー
へのｔ！Ｆき込み信号や読み出し信号が同期壇号／Ｉと
同期する時点を正確に知ることがでできる。

この像に、本実施例ではテストモード寺での試験信号と
クロック信号ｓ、、ｅ、との位相関係を容易に対応させ
ることができ、装置の試験、ｆＮ価において極めて有効
である。

史に、クロック生成回路（分周回路）３０ｔ−初貼設定
する手段として、通常動作では入力信号が同時に変化す
ることのない端子を用いているため、特別に端子をｒ５
ｑすことなく簡単な回路構成でかつ通常動作には何等の
影響を及ぼすこともなくクロック信号／、及びＳ冨の発
生タイミングを制御できる。。

即ち、通常のプログラム処理時には、端子２゜３から人
力される１６み出しあるいは沓き込み制＃信号は夫々異
なったタイミングで入力される。

従って、この処理期間にはＡＮＤゲート２２がＨレベル
となり分周回路３０をリセットすることはなくテストモ
ード等の特別の信号（端子２゜３が同時Ｈレベルとなる
信号）を入力した時のみ分周回路はリセットされる。こ
れにより、テストモード時等のように端子２，３から入
力されるｆｇ号が同時に変化するような信号入力状態の
時は、クロック信号ＳＩ及び／、の発生時期を決定する
ことができる。更に詳しくは、通常のプログラム動作に
おいて端子２及び３から同時にＨレベルに立ち上がるよ
うな信号の入力がなければ、即ち端子２及び３の入力信
号状態が常に異なるレベルであれば、端子２，３を直接
ＡＮＤゲート２２に接続しておけばよい。こうすること
により、クロック生成回路３０ｔ−リセットしたい時に
は％端子２，３に同時にあるいは異なったタイミングで
Ｈレベル信号を人力すればよく、その以外の入力状、憬
（端子２，３が異なったレベル状、預）では回路３０は
リセットされない。更に、この技術思想を応用すると、
端子２゜３が通常のプログラム処理時に共にＬレベルと
なることがないような端子であれば、ＡＮＤゲート２２
の変わりにＮＯＲゲートを設け、これに直接端子２＋３
を接続することもできる。いづれの場合においても、通
常のプログラム処理時に用いられる錆〜子を共用してい
るため、分周ｌｊｎ路３０のリセット用鮎子として別に
特定のｙ−子を設ける必要はない。向１本実施例のよう
に端子２，３としてＤＭＡ＆送時等に用いられる読み出
し制御信号端子２、得き込みＩＩｉ＋制御ｆｇ号端子３
を用いた場合には、両者が同時にＨレベルンζなること
はなくても、共にＨレベルである期間が存在する。従っ
て上述のように４子２．３を直接ＡＮＤゲート２２に徽
続した場合には、通常のプログラム処理時において分周
回路３゜がリセットされ装Ａｔが、：Ａ動作を起こす場
合が生じる。これを回、ｊイするために、遅延菓子１６
゜１７、インバータ１８．１９及びＡＮＤＮＯゲート、
２１が設けられている。即ち、遅延菓子の遅延時間をメ
）゛師子２＋３から通常のプログラム動作時に入力され
る信号の立上り時間の差分より坦かく設定しておけばよ
い。

この様に、通常のプログラム動作時に使用されるΔ配子
を用いて、＝ｉｌＲの試験を評価等を行なう場合、その
端子に入力される信号が通常のブーログラム・肋作時の
信号でちるか、試験時に入力された信号であるかと色別
でき、プログラム動作時の１ａ号であればその端子に接
続されているメモリーレジスタあるいは演算回路部へ入
力信号を込り、それ以外のテストｆｆ号であればこのテ
スト信号を検出して装置を制御するクロック信号を出力
する生成回路３０をリセットし、クロック信号の発生タ
イミングを決定できるようにする制御回路を端子とクロ
ック生成回路３゜との間ＫＪＩｌ１人すればよい。

尚、本実施例では端子工からクロックパルスを供給し続
けている状態で、クロック１ｇ号６の発生を制御する例
を提示したが、入力信号■、。

１行印加した後クロックパルスを供給するようくしても
、勿調本発明の効果は得られるものである。又、クロッ
ク生成［１路３０の後段に設けたＡＮＤＮＯゲート、１
３（ｉｌ−省略しても、Ｈレベルの連続し九クロック信
号ｚ１が得られる構成となり、本元明の効果は達成でき
る。更に、　ＡＮＤゲート２２の接ＶＣ場所は、本実施
例以外、例えばＮＯＲゲート７の出力ｆｃ県止してＮＯ
Ｒゲート１１に従続してもよい。更に端子２もしくは３
の１閏だけを用いることもできる。この場合は入力徊号
の入力期間を遅延素子で判定できるので、ＡＮＤゲート
２０で遅延時間より長い信号の入力の時開Ｊ４１Ｊ信号
発生回路をリセットすることも、又ＡＮＤゲートにイン
バータを付加し、これをタイミング制御して前記と逆の
信号をリセットｔｓ号として用いてもよい。又、実施例
において、ＡＮＤゲート２２の出力をＬレベル出力とし
て後段のＮＡＮＤゲート１１に接続することもできるし
、この出力をＨレベル出力として最後段のＡＮＤゲート
１３に供給してもよいことは設計の都合上容易に変更で
きることである０

【図面の簡単な説明】

第１図は本発明の一実施例を示すクロック制御回路図、
第２図はそのタイミング波形図である。 １・・・・・・クロックパルス印加端子、２．３・・・
・・・外部４子、４ｔ５ｔ１２Ｐ１３」２０ｅ２１夕２
２・・・・・・ＡＮＤゲート、６．７・・・・・・ＮＯ
Ｒゲー）、８＋９・・・・・・ＯＲゲート、１０．１１
・・・・・・ＮＡＮＤゲート％１６１１７・・・・・・
遅延素子、１８゜１９・・・・・・インバータ％　１４
＋１５・・・・・・出力端、３０・・・・・・クロック
信号生成回路。 代理人　弁理士　内　原　　　普 ｑく嘘　棺　き　ζく　ぜ

Claims (1)

【特許請求の範囲】
1. 位相の異なる複数のクロックを用いて動作が制御される
   情報処理装置に使用されるクロック制御回路において、
   基本クロックを入力とし、これを分周することによつて
   前記位相の異なる複数のクロックを生成するクロック生
   成回路と、前記基本クロックが前記クロック生成回路に
   入力されている期間の中の任意のタイミングで所定幅の
   制御信号を前記クロック生成回路に入力し、該制御信号
   の入力期間中は前記位相の異なる複数のクロックのうち
   の１つのみを前記クロック生成回路から出力する制御回
   路とを有することを特徴とするクロック制御回路。