JPS6293952A - 半導体テストエレメント - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路（以下、ＩＣという。）を形
成する場合に、同一エレメント内における回路素子の特
性分布等を検査するのに用いられる半導体テストエレメ
ントグループ（一般に、ＴＥＧと略称される。）に関す
る。

〔従来の技術〕

ＩＣを製造する場合、一枚のウェーハをさらに細分化し
て個々のエレメントを形成し、このエレメント内に各種
回路を集積化する訳であるが、ＩＣ試作段階において、
同一ウェーハ内の各エレメントを基市とした場所別の特
性のバラツキや同一エレメント内における場所別の特性
のバラツキをみる必要がある。このテストを行うための
エレメントのグループが半導体テストエレメントグルー
プである。エレメント内部に形成した回路素Ｐ（抵抗等
）の特性をテストするためには、測定器に接続するため
の外部接続用端子が必要である。

この端子をパッドと称し、従来では第３図に示すように
設けられていた。

すなわち、第３図に示すように、複数の個々に独立した
パッドＰがエレメントＥの周囲端部に沿って全体として
枠状に配列されている。図示してないが、各パッドＰ（
１〜１６）はその内方に形成された回路素子にアルミ配
線により接続されており、各パッドＰにΔＩＪ定ピンを
接触することにより特性測定可能となっている。

〔発明が解決しようとする問題点〕

今日では増々集積密度が大規模化しつつあり、１つのエ
レメント当りの実装素子数が急速に増大しつつある。こ
のような状況下において、内部の回路素子の縮少度合に
比べ、パッドＰそのものの物理的大きさを縮少すること
は測定ピンとの対応関係上限界がある。したがって、内
部の回路素子数に合せたパッドを形成するためには第４
図に示すように必然的にチップ面積を拡大してパッド数
を増やさなければならないこととなり、ＬＳＩ化の方向
に逆行する。また、このことは、極力測定ピンをパッド
の配列と同一の配列に形成し、測定作業を画一化して自
動化しようとする場合の制約となる。つまり、種々のチ
ップサイズに合わせた測定冶具が必要となるからである
。

そこで、本発明は実質的に同一のチップサイズでパット
数を著しく増加させることを可能とする半導体テスＩ・
エレメントを提供することを］］的とする。

〔問題点を解決するための手段〕

上記問題点を解決するために、本発明は、テスト用回路
素子が内側に形成された半導体テスＩ〜エレメントの一
面側周囲端部に沿って個々に独立し全体として枠状に配
列された外部接続用の複数のパッドを形成してなる半導
体テストエレメントにおいて、前記パッドの配列形状を
同一として当該半導体テストエレメントの一平面上にお
ける内外にずらせて第１パッド列と第２パッド列との２
列配置とし、前記第１パッド列の各パッドと第２パッド
列の各パッドとが相互に互違いになるように配置すると
ともに、前記第１パッド列の相隣り合う各パッド間を前
記第２パッド列の各パッドの配線を内方に延在可能な間
隔分離間させたことを特徴とするものである。

〔作用〕

上記本発明の構成によれば、上記した如く枠状パット列
を同一配列形成として内外に互にずらせた２重配置とし
たことにより、パッドの実装密度をＪ二げることかでき
るから、１つのエレメント当りのパソ）・数を数倍に増
やすことができる。この場合、チップサイズは実質的に
従来と同じでよい。

また、パッド配列形状が同じであるから、これに対応す
るａｌｑ定ピンの配列の画一化を図ることができ、しか
も」り定に際しては測定ピン群をパッド列のずれ方向に
そのままずらせることにより直ちに他の素子の８１１１
定が可能であり、自動化による作業能率の向上を図るこ
とができる。

〔実施例〕

次に、本発明の実施例を図面に基づいて説明する。

第１図に本発明に係る半導体ナス１−工Ｉノメントのパ
ッドの配列を示す。第２図はその拡大図である。

第１図に示すように、パッド列は第１パッド列（斜線）
１００と第２パッド列２００により２重化されている。

第１−パッド列１００と第２パッド列２００とはエレメ
ントＥの外周端に沿っり同一の枠状配列とされている。

そして、エレメントＥの一表面側において第１パッド列
１００は左−１−側に、第２パッド列２００は右下側に
、相互にずれた形で配置されている。第２図に示すよう
に第１、第２パツド列１００，２００の各パッドは共に
ひし形状となる向きで配置され、第１−パッド列１００
の隣接するパッドとパッドの間のスペースに喰い込む形
で第２パッド列２００の各パッドが配置されている。こ
のことは第２パッド列２００側からみても第１パツド１
００の各パッドとの関係において同しことである。さら
に、第２図に示すように、内側に位置するパッド列の隣
接する各パッＩ−相互間が外側から内側の回路素子（図
示せず。）に向かう配線３００が延在可能なだけ離間さ
れている。

以上の配列において、ｉｎｑ定に際しては、第１−パッ
ド列１００（第２パッド列２００でも同じ）の配列形状
に対応し、かつ個々のバンドに１対】−で対応する測定
ピン群を有するａ＋ｑ定プローブを作り。

これをそのまま第１パッド列の各パッドに当接させて特
性ｉ＋＋定を行ない、次いで、一旦離れたのち第２パッ
ド列２００側にスライドして位置合わせしたのち同様に
当接させて特性１ｌｌ１１定を行えばよい。

このように、同一の測定プローブを用いて第】−列と第
２列を直ちにΔＩＩＩ定できる。したがって、測定プロ
ーブのスライド方向とスライド斌等が既知であればそれ
らの動作パターンをメモリに記憶させて自動化を図るこ
とが可能となる。

〔作用〕

以上述へた如く、本発明の構成によれば、上記した如く
枠状゛バット列を同一配列形成として内外に互いにずら
せた２重配置としたことにより、パッドの実装密度を上
げることができるから、１つのエレメント当りのパッド
数を数倍に増やすことができる。この場合、チップサイ
ズは実質的に従来と同しか、わずかな拡大でよい。また
、パッド配列形状が同じであるからこれに対応する測定
ピンの配列の画一化を図ることができ、しかも４１１１
定に際しては測定ピン群をバット列のずれ方向にそのま
まずらせることにより直ちに他の素子の４Ｘ１１定が可
能であり、自動化による作業能率の向上を図ることがで
きる。

【図面の簡単な説明】

第１図は本発明の実施例を示す平面図、第２図はその部
分拡大図、第３図は従来のパッド配列を示す説明図、第
４図は他の従来例を示す部分拡大図である。 １００・・第１パット列 ２００・・・第２パッド列 ３００・・・配線 Ｐ・・・パッド Ｅ　・エレメント

Claims (1)

1. 【特許請求の範囲】 テスト用回路素子が内側に形成された半導体テストエレ
   メントの一面側周囲端部に沿って個々に独立し全体とし
   て枠状に配列された外部接続用の複数のパッドを形成し
   てなる半導体テストエレメントにおいて、 前記パッドの配列形状を同一として当該半導体テストエ
   レメントの一平面上における内外にずらせて第１パッド
   列と第２パッド列との２列配置とし、前記第１パッド列
   の各パッドと第２パッド列の各パッドとが相互に互違い
   になるように配置するとともに、前記第１パッド列の相
   隣り合う各パッド間を前記第２パッド列の各パッドの配
   線を内方に延在可能な間隔分離間させたことを特徴とす
   る半導体テストエレメント。