JPS6294890A - 画像表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ラスタスキャン型画像表示部としてたとえば
ＣＲＴを使用した画像表示装置に関し、更に詳述すれば
、表示メモリを複数のＣＰＵにてアクセスしうる構成の
ｉｉ！ｉｉｆ’Ｒ表示装置に関する。

〔従来技術〕

近年、所謂画像処理技術の発達により大量の画像情報を
処理する装置が開発され、また実用化されている。この
ような画像情報処理装置には画像表示装置が付設されて
いる。この画像表示装置としては、ラスタスキャン型の
Ｃ！？Ｔが使用されることが多（、またこのＣＲ７画面
上で文字１図形及び画像処理を行うことが可能なＣＩＩ
Ｔコントローラが実用化されている。このＣＲＴコント
ローラは、プログラムに従ってＣＰＵがコマンドを与え
ることにより、所定の処理を行うものであり、その使用
回路例を第４図に示す。

第４図において、ＣＩ？Ｔコントローラ２３はＣＰＵ２
１により制御されている。このＣＩ？Ｔコントローラ２
３は、ＣＩ？　Ｔ　２６の表示期間中においては、表示
メモリ２４の記↑、ａ内容を読出してパラレル／シリア
ル変換回路（Ｐ／Ｓ）　２５にてシリアルなデータに変
換し、ＣＲＴ２６に表示する。一方、ＣＰｔ１２１は、
ＣＩ？Ｔコントローラ２３に対してプログラムに基づい
てコマンドを与えることにより、表示メモリ２４をアク
セスすることが可能な状態となり、またＣＲＴコン１−
ローラ２３に種々の機能を発揮させて表示メモリ２４の
記憶内容を書換えさせ、これによりＣＲＴ２６に表示を
行わ仕、またその内容を変更させる。

〔発明が解決しようとする問題点〕

ところで、近年では文書ファイルシステム（光デイスク
磁気ディスク等の大容量の記憶媒体を利用して大量の画
像情報を取り扱うシステム）が実用化されている。この
ような文書ファイルシステムにおいては、取り扱われる
データが膨大な量になるが、これらのデータをＣＰＵの
みにて処理していたのでは多くの処理時間を要するため
、ＣＲＴ画面への表示も遅れ勝ちになっている。

たとえば第４図の回路に、画像情報を記憶させるファイ
ルとしての磁気ディスク（＋１０）２７及びダイレクト
・メモリ・アクセス・コントローラ（ＤＭＡＣ二以下Ｄ
ＭＡコントローラ）２２が付加されているとする。そし
て、磁気ディスク２７に記憶されている画像データをＣ
ＲＴ２６に表示するために表示メモリ２４に書込む場合
には、ＤＭＡコントローラ２８により磁気ディスク２７
に記憶されているデータをＣＰＵ２１を介さずに直接メ
インメモリ２２に一旦記憶させた後、このメインメモリ
２２の記憶内容をＤＭＡコントローラ２日により直接Ｃ
ＲＴコントローラ２３に与える。

これによりＣＲＴコントローラ２３から表示メモリ２４
にデータが書込まれ、磁気ディスク２７に記憶されてい
た画像情報がＣＲＴ２６に表示される。

しかしＣＲＴ２６に表示を行わせつつその表示内容を変
更する場合、即ちその表示メモリ２４をＣＰｔ１２１が
アクセスする場合には、表示メモリ２４は表示のための
ＣＲＴ２６へのデータの読出し処理（ＣＲＴ２６へのデ
ータ出力）が優先され、表示メモリ２４へのデータの書
込み処理は制限されるため、ＤＭＡコントローラ２８に
よるデータの表示メモリ２４への書込み等の処理速度が
十分に高速であれば、画像のＣＲＴ２６への表示も円１
１１に行われるのであるが、現実の処理速度はそれ程の
高速では行われないのが実情である。

また、ＤＭＡコントローラ２８がデータ処理を行ってい
る間は、これがハスマスクとなってバスを占有するため
、ＣＰＵ２１はホールド状態となり、何等の処理をも行
えなくなる。

このように、大量のデータを表示処理する場合には、ｌ
）？ｌ＾コントローラを使用しても、表示メモリからの
ＣＲＴへのデータの出力が優先され、また画像情報を処
理する場合にはデータ量が膨大な量となること、等のた
めデータ処理速度（ＣＲＴへの表示速度）が向上しない
という問題が有った。そして、これを解決するためにた
とえばＣＰＵを複数使用する構成が考えられるが、ＤＭ
Ａコントローラのデータ処理期間中にはＣＰＵがホール
ド（非動作）状態になるという難点が生じる。

〔問題点を解決するための手段〕

本発明は以上のような事情に鑑みてなされたものであり
、画像表示装置を複数のＣＰＵにより１１固の表示メモ
リをアクセスする構成とした場合に、複数のＣＰ［Ｉに
よるアクセスをそれぞれ時分割した期間に行わせるよう
にして、実質的には同時に複数の処理が行われるのと同
様に効果を発揮させんとするものである。

本発明は、ラスタスキャン型の画像表示部と、該画像表
示部に表示されるべき表示データを記憶するための書換
え可能な表示メモリと、該表示メモリをアクセス対象と
する複数のＣＰＵとを備えた画像表示装置において、前
記画像表示部の水平同期信号の１周期を前記複数のＣＰ
Ｕそれぞれのアクセス可能期間として時分割制御する表
示制御回路と、該表示制御回路により時分割された各Ｃ
ＰＵそれぞれのアクセス可能期間それぞれにおいて、前
記表示メモリに記憶されている１アドレスの表示データ
の前記画像表示部への表示のための読出しに要する期間
を、表示データを前記画像表示部に表示すべき表示サイ
クルと前記複数のＣＰＵの一方によるアクセスを行うべ
きＣＰＵサイクルとに時分割制御する調停回路とを備え
、前記表示制御回路により、各表示サイクルの期間に表
示データの前記画像表示部への表示のために前記表示メ
モリからの表示データの読出しを行い、前記調停回路に
より、前記複数のＣＰＵそれぞれのアクセス可能期間に
おけるＣＰＵサイクルの期間にそれぞれのＣＰＵの前記
表示メモリに対するアクセスを行うべくなしたことを特
徴とする。

〔実施例〕

以下、本発明をその実施例を示す図面に基づいて詳述す
る。

第１図は本発明の画像表示装置の回路構成の一例であり
、ラスタスキャン型の画像表示部としてＣＩ？Ｔが使用
され、このＣＲＴ７に表示されるべきデータが書込まれ
る１個の表示メモリ５を２（ＩＮのＣＰＵＩ。

２がバスマスクとなってアクセスする回路構成である。

ＣＰＩｌｌ　、　２と表示メモリ５との間には、調停回
路３及び表示制御回路４が介装されており、ＣＰｔ１ｌ
、２はそれぞれ調停回路３ヘアドレス信号ＡＤＩ及びＡ
Ｄ２をアドレスバス＾８１．Ａ１１２を介して、データ
ＤＡＴＡ　１及びＤＡＴＡ　２を、リード／ライト信号
Ｒ／Ｗｌ及びＲ／Ｗ２を出力する。

調停間Ｖ！に３は、後述する水平同期信号Ｈの１周期の
期間をＣＰＵＩ、２それぞれのアクセス可能期間に時分
割したアクセス可能信号ＥＮＡ、　ＥＮＢを発生する。

そして、このアクセス可能信号ＥＮ＾、　ＥＮＢに従っ
て、両ＣＰＵ１．２のアドレス信号＾Ｄ１とＡ［１２、
リード／ライト信号Ｒ／ＷｌとＲ／Ｗ２とを調停し、Ｃ
ＰＵまたはＣＰＵ２のいずれか一方が表示メモリ５をア
クセス可能な状態とする。そして、アクセス不可能なＣ
ＰＵまたはＣＰＵＩ２にＴｈｔシてはそれぞれ待機信号
ＷＡＩＴＩまたはＷＡＩＴ２を出力して、そのＣＰＵＩ
またはＣＰＵ２による表示メモリ５に対するアクセスを
次にそれが可能になるまで待機させる。

表示制御回路４は、表示メモリにリフレッシュ信号ＲＥ
Ｆを与えてそのリフレッシュを行い、ＣＲＴ７への表示
のための表示メモリ５からのデータＤＯＵＴの読出し、
調停回路３から出力されたアドレス信号へ〇を表示メモ
リ５におけるメモリアドレスＭＡに変換し、またリード
／ライト信号Ｒ／Ｗを表示メモリ５の制御信号、たとえ
ばライト・イネーブル信号−Ｅ等に変換する。また、表
示制御回路４はＣＲＴ７の水平・垂直同期信号Ｈ−Ｖ、
表示メモリ５から出力されるデータＤＯ１ｌＴをパラレ
ル／シリアル変換回路（Ｐ／Ｓ）　６に取り込むタイミ
ングを指示するロード信号ＬＤ、このパラレル／シリア
ル変換回路６に取り込まれたデータＤＯＵＴをシリアル
なドツトデータ、即ちビデオ信号ＶＩＤＥＯに変換する
タイミングを与えるドツトクロック信号ＤＣＫ等を発生
出力する。

更に、表示制御回路４は、上述の１個のデータＤＯＵＴ
がビデオ信号ＶＩＤＥＯに変換される期間を二分割して
、その一方をビデオ信号ｖＸ１）ＥＯをＣＲＴ７に表示
する表示サイクル、他方をＣＰＵＩまたはＣＰＵ２によ
る表示メモリ５に対するアクセスを可能とするＣ　、Ｐ
Ｕサイクルとする。

表示メモリ５からＣＩ？Ｔ７への表示のために読出され
たデータＤＯＬＩＴは、前述のロード信号ＬＤの立上が
りタイミングにてパラレル／シリアル変換回路６にロー
ドされ、ドツトクロック信号ＤＣＫの立とがりタイミン
グにてシフトされてシリアルなビデオ信号ｖｒｏｃｏに
変換され、ＣＲＴ７に与えられる。

ＣＲＴ７は、表示制御回路４から与えられる水平同期信
号［■及び垂直同期信号■によりラスタスキャンされる
。

ＣＰＩＪＩ及びＣＰＵ２（７）データバスＤ［１１，Ｄ
Ｂ２はハスドライバｎＤ１．　［１０２を介して表示メ
モリ５のデータ入力端子ＤＩＮに、またバスドライバ［
１０３，ＢＯ２を介して表示メモリ５のデータ出力端子
ＤＯＵＴにそれぞれ接続されている。これにより、ＣＰ
ＵＩ、２は表示メモリ５に対するアクセスが可能である
。

次に表示メモリ５に対して２個のＣＰＵ及びＣＰＵ２が
アクセスする場合の調停回路３による調停方法について
、第２，３図のタイミングチャートを参照して説明する
。

まず、第２図は表示制御回路４によりＣＲ７７０１本の
水平走査線がスキャンされる間の値を示している。

（ａｌは表示制御回路４からＣＲＴ７に与えられる水平
同期信号！■を示しており、この水平同期信号Ｈの１周
期の間にＣＲＴ７の走査線１本がスキャンされる。

ｆｂ）は表示メモリ５のリフレッシュ信号ＲＥＦであり
、水平同期信号ｉｔがアクティブである間にアクティブ
となる。即ち、リフレッシュ信号ＲＥＦは水平同期信号
Ｈの立上がりタイミングに同期して立上がり、水平同期
信号１１の立下がり以前に立下がり、水平同期信号Ｈが
アクティブである間に表示メモリ５のリフレッシュが行
われる。

（Ｃ１及び（ｄ）はそれぞれアクティブである場合に、
ＣＰＵＩが表示メモリ５をアクセスすることが可能なＣ
ＰＵＩのアクセス可能信号ＥＮＡ及びＣＰＵ２が表示メ
モリ５をアクセスすることが可能なＣＰＵ２のアクセス
可能信号［ｉＮＢである。これらのアクセス可能信号Ｅ
ＮＡ、　ＥＮＢは上述のリフレッシュ信号ＲＥＦの立下
がりから次の立下がりまでの間をほぼ二等分した前半に
ＣＰＵＩのアクセス可能信号ＥＮＡがアクティブ、リフ
レッシュ信号ＲＥＦの立上がりから次の立上がりまでの
間をほぼ二等分した後半にＣＰＵＩ２のアクセス可能信
号ＥＮＢがアクティブとなるが、アクセス可能信号ＩＥ
ＮＡの立下がりタイミングとアクセス可能信号ＩＥＮＢ
の立上がりタイミングとは同期している。

ｔｅｌは水平の表示信号＋１０ＳＰを示しており、これ
がアクティブである間に１本の水平走査線の表示が行わ
れる。なお、この水平の表示信号＋１ＤｓＰがアクティ
ブであって水平の表示が行われる期間の長さは、水平同
期信号１１の１周期からブランキング期間、即ち（ａｌ
の水平同期信号Ｈの１周期から水平同期信号［１がアク
ティブである期間（ＩＩ　Ｓ　）及びその直前の水平フ
ロントポーチ（ＩＩＦＰ）及び水平バックポーチ（ＩＩ
ＢＰ）の期間を除いた期間である。また、この水平の表
示信号ＩＩ　Ｄ　Ｓ　Ｐがアクティブである期間は表示
のために表示メモリ５からデータＤＯＩＩＴを読出す必
要が有るため、ＣＰＵＩ及びＣＰＵＩ２の表示メモリ５
に対するアクセスには制限がある。

このように、表示制御回路４は水平同期信号Ｈの１周期
の期間を時分割して両ＣＰＵＩ及びＣＰＵ２が表示メモ
リ５に対してアクセス可能な期間をアクセス可能信号Ｅ
ＮＡ及びＥＮＢにて設定する。

第３図は、表示メモリ５から読出されるデータＤＯ１ｌ
Ｔ　１個がパラレル／シリアル変換回路６によりシリア
ルなビデオ信号ＶＩＤＥＯに変換される期間のタイミン
グを示しいる。なお、本実施例では表示メモリ５に記憶
されているデータＤＯＵＴはｌアドレスが１６ビツトで
構成されている。

（ｆｌは表示制御回路４からパラレル／シリアル変換回
路６に与えられるド−／　）クロック信号ＤＣＫであり
、このドツトクロック信号ｌクロックに対してビデオ信
号ν！Ｄε０の１ドツトが対応している。

（ｇ）はアドレスクロックＡＤＣＫであり、表示メモリ
５の記憶内容を表示するために読出すアドレスのタイミ
ングをその立上がりにて与える。換言すれば、このアド
レスクロックＡＤＣＫの立上がりがドツトクロツタ信号
ＤＣＫの１６クロソク、即ち１アドレスを構成する最初
の０番のドツトクロックの立上がりを与える。

Ｔｈｌは１アドレスのデータを表示メモリ５から読出す
のに要する期間（ドツトクロツタ信号ＤＣＫの１６周期
に相当する）を、表示サイクルとＣＰＵサイクルとに分
割する時分割タイミング信号ＭＰＸを示しており、この
時分割タイミング信号ＭＰＸは調停回路３に与えられる
。

また、この時分割タイミング信号ＭＰＸの表示サイクル
の期間には、表示制御回路４からアドレスを指定するた
めのロー・アドレス・ストローブ信号１１ＡＳ、カラム
・アドレス・ストローブ信号ＣＡＳが表示メモリ５に出
力され、これによりｔ）に示す如く表示メモリ５のメモ
リアドレスＭＡが与えられられる。このようにして指定
されたメモリアドレス■の１６ビツトのデータＤＯＵ↑
がパラレル／シリアル変換回路６に出力される。

パラレル／シリアル変換回路６に与えられたデータＤＯ
ＵＴは、前述の如く、表示制御回路４からパラレル／シ
リアル変換回路６に与えられているロード信号ＬＤの立
上がりタイミングにてラッチされ、ドツトクロック信号
ＤＣＫにてシフトされてシリアルなビデオ信号ＶＴＤに
変換され、ＣＲＴ７に与えられる。

このように、ＣＰＵは、ＣＲＴ７の各走査線それぞれが
スキャンされる間の、そのアクセス可能信号ＩＥＮＡが
アクティブであり、時分割信号ＭＰＸがＣＰＵサイクル
である期間に表示メモリ５に対するアクセスが可能であ
る。また、ＣＰＵ２は、ＣＲＴ７の各走査線それぞれが
スキャンされる間の、そのアクセス可能信号ＥＮＢがア
クティブであり、時分割信号ＭＰＸがＣＰＵサイクルで
ある期間に表示メモリ５に対するアクセスが可能である
。

従って、両ＣＰＩＪＩ及びＣＰＵ２は水平同期信号Ｈの
１周期を時分割したそれぞれのアクセス可能期間に表示
メモリ５に対してアクセス可能であり、事実上は両ｃｐ
ｕｔ及びＣＰｔ１２が同時に並行して処理を行っている
状態となる。具体的にはたとえば、ＣＰＵＩがＣＩ？Ｔ
７上において文字処理を行っている間に、ＣＰＵ２がバ
ッファメモリ８に格納されている画像データを処理して
ＣＲＴ７に表示することも可能である。

なお、両ＣＰＵＩ、２がそれぞれの表示メモリ５に対す
るアクセス可能期間以外に表示メモリ５に対してアクセ
スを行った場合には、調停回路３から両ＣＰＵＩ、２そ
れぞれに待機信号−ＡＩＴｌ及びＷＡｒＴ２が与えられ
る。これにより、両ＣＰＵＩ、２はそれぞれが次に表示
面モリ５に対してアクセス可能になるタイミングまで待
機する。

〔効果〕

以上に詳述したように、本発明によれば、表示メモリの
バスマスク、即ちハスの占有権が時分割されて複数のＣ
ＰＵに与えられるため、事実上は複数のＣＰＵによる処
理が同時並行的に行われているのと同様の効果が発揮さ
れ、操作性の向上、データ処理時間の短縮等が図られる
。

なお、前記実施例では１個の表示メモリを２個のＣＰＵ
にてアクセスする構成について説明したが、３個以上の
ＣＰＵによりアクセスする場合にも基本的には前記実施
例同様に時分割の数を対応されれば本発明を通用するこ
とは可能である。また、調停回路３による調停は、複数
のＣＰＵが同時に表示メモリにアクセスを行う場合にの
み行えなえばよいことは勿論である。

また、ＣＩ？Ｔの各水平同期信号の１周期の間の表示が
行われないブランキング期間の総てをＣＰＵによる表示
メモリへのアクセス可能な期間とすれば、より高速処理
が可能となる。

更に、叶＾コン１−ローラあるいぽバイポーラＣＰＵを
併用すれば、より処理速度の向上が図れることは勿論で
ある。

【図面の簡単な説明】

図面は本発明の実施例を示すものであり、第１図は本発
明が適用される回路構成を示すブロック図、第２．３図
はそのタイミングチャート、第４図は従来の回路構成を
示すブロック図である。

Claims (1)

1. 【特許請求の範囲】 １、ラスタスキャン型の画像表示部と、 該画像表示部に表示されるべき表示データ を記憶するための書換え可能な表示メモリと、該表示メ
   モリをアクセス対象とする複数の ＣＰＵとを備えた画像表示装置において、 前記画像表示部の水平同期信号の１周期 を前記複数のＣＰＵそれぞれのアクセス可能期間として
   時分割制御する表示制御回路と、 該表示制御回路により時分割された各ＣＰＵそれぞれの
   アクセス可能期間それぞれにおいて、前記表示メモリに
   記憶されている１アドレスの表示データの前記画像表示
   部への表示のための読出しに要する期間を、表示データ
   を前記画像表示部に表示すべき表示サイクルと前記複数
   のＣＰＵの一方によるアクセスを行うべきＣＰＵサイク
   ルとに時分割制御する調停回路とを備え、 前記表示制御回路により、各表示サイクル の期間に表示データの前記画像表示部への表示のために
   前記表示メモリからの表示データの読出しを行い、 前記調停回路により、前記複数のＣＰＵそれぞれのアク
   セス可能期間におけるＣＰＵサイクルの期間にそれぞれ
   のＣＰＵの前記表示メモリに対するアクセスを行うべく
   なしたことを特徴とする画像表示装置。