JPS6297200A - 制御メモリ - Google Patents
制御メモリInfo
- Publication number
- JPS6297200A JPS6297200A JP60237969A JP23796985A JPS6297200A JP S6297200 A JPS6297200 A JP S6297200A JP 60237969 A JP60237969 A JP 60237969A JP 23796985 A JP23796985 A JP 23796985A JP S6297200 A JPS6297200 A JP S6297200A
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- JP
- Japan
- Prior art keywords
- data
- signal
- input terminal
- output
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims description 15
- 238000010586 diagram Methods 0.000 description 6
- 230000004044 response Effects 0.000 description 1
Landscapes
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、制御メモリに関し、特に、ディジタル通信の
分野において、時分割交換スイッチ等を制御するランダ
ム書き込み、シーケンシャル読み出しの制御メモリに関
するものである。
分野において、時分割交換スイッチ等を制御するランダ
ム書き込み、シーケンシャル読み出しの制御メモリに関
するものである。
従来の技術
従来、この種の制御メモリはランダムアクセスメモリ（
以後１？ＡＭと略記する）を使用したものであり、−例
を第３図に示す。第３図の動作波形を第４図に示す。第
３図の目はＲＡＭであり、そのアドレス人力は、カウン
タＩ２が発生するシーケンシャル読み出しアドレス２０
と、入力端子１７から入力されるランダム書き込みアド
レス２２を選択信号２１で制御される選択回路１３で交
互に切替えられ与えられる。ＲＡＭ １１の内容を書き
替える場合には入力端子＋７にアドレス信号２２と入力
端子１５にデータ信号２３を設定し、選択回路１３が、
ランダム書き込みアドレスを選択しているタイミングに
、入力端子１Ｂよりライトイネーブルパルス２４を入力
することで実行される。ＲＡＭ １１のデ゛−タ出力２
５は選択回路１３により交互に与えられるシーケンシャ
ル読み出しアドレスとランダム書き込みアドレスによっ
て出力されるが、Ｄタイプフリップフロップ！４にはシ
ーケンシャル読み出しアドレスによって出力されるデー
タのみをラッチするタイミングに入力端子１８よりクロ
ック信号が入力されて、Ｄタイプフリップフロップ１４
の出力端子１９にはシーケンシャル読み出しアドレス２
０で読み出したデータ出力のみで並んだデータ信号２７
が出力される。第４図はタイムスロットＴＳＩをデータ
ａで書き替えた場合を示したものである。
以後１？ＡＭと略記する）を使用したものであり、−例
を第３図に示す。第３図の動作波形を第４図に示す。第
３図の目はＲＡＭであり、そのアドレス人力は、カウン
タＩ２が発生するシーケンシャル読み出しアドレス２０
と、入力端子１７から入力されるランダム書き込みアド
レス２２を選択信号２１で制御される選択回路１３で交
互に切替えられ与えられる。ＲＡＭ １１の内容を書き
替える場合には入力端子＋７にアドレス信号２２と入力
端子１５にデータ信号２３を設定し、選択回路１３が、
ランダム書き込みアドレスを選択しているタイミングに
、入力端子１Ｂよりライトイネーブルパルス２４を入力
することで実行される。ＲＡＭ １１のデ゛−タ出力２
５は選択回路１３により交互に与えられるシーケンシャ
ル読み出しアドレスとランダム書き込みアドレスによっ
て出力されるが、Ｄタイプフリップフロップ！４にはシ
ーケンシャル読み出しアドレスによって出力されるデー
タのみをラッチするタイミングに入力端子１８よりクロ
ック信号が入力されて、Ｄタイプフリップフロップ１４
の出力端子１９にはシーケンシャル読み出しアドレス２
０で読み出したデータ出力のみで並んだデータ信号２７
が出力される。第４図はタイムスロットＴＳＩをデータ
ａで書き替えた場合を示したものである。
発明が解決しようとする問題点
しかしながら、上述した従来の回路構成では、ランダム
書き込みアドレス信号は通常バイナリ信号であるために
複数体（第３図ではｍ本）の信号を引込む必要があり、
特に、制御メモリを複数箇所に必要とする装置の場合に
は、ランダム書き込みアドレス信号の発生部から、複数
の信号を各々の制御メモリに配線することとなり、装置
構成上の不利となる。
書き込みアドレス信号は通常バイナリ信号であるために
複数体（第３図ではｍ本）の信号を引込む必要があり、
特に、制御メモリを複数箇所に必要とする装置の場合に
は、ランダム書き込みアドレス信号の発生部から、複数
の信号を各々の制御メモリに配線することとなり、装置
構成上の不利となる。
さらに、この種の制御メモリは、立上げ時にメモリの内
容が不定であるために、無効データに相当するイニシャ
ルデータでメモリの内容を統一する初期化という操作が
必要であるが、従来の回路構成ではメモリの全アドレス
に対し、１ワードごとにアドレス信号を設定して書き替
えを行う必要かあり、時間を要するという欠点があった
。
容が不定であるために、無効データに相当するイニシャ
ルデータでメモリの内容を統一する初期化という操作が
必要であるが、従来の回路構成ではメモリの全アドレス
に対し、１ワードごとにアドレス信号を設定して書き替
えを行う必要かあり、時間を要するという欠点があった
。
本発明は従来の上記事情に鑑みてなされたものであり、
従って本発明の目的は、従来の技術に内在する上記諸欠
点を解消することを可能とした新規な制御メモリを提供
することにある。
従って本発明の目的は、従来の技術に内在する上記諸欠
点を解消することを可能とした新規な制御メモリを提供
することにある。
問題点を解決するための手段
上記目的を達成するために、本発明に係る制御メモリは
、任意のシフト長を持ち出力と入力がフィードバンクの
パスによって接続されたシフトレジスタと、前記フィー
ドバックパスの間に設置されフィードバックパスを流れ
る信号を書き替える場合に選択信号により外部入力端子
からの信号を選択する選択回路とを具備して構成される
。
、任意のシフト長を持ち出力と入力がフィードバンクの
パスによって接続されたシフトレジスタと、前記フィー
ドバックパスの間に設置されフィードバックパスを流れ
る信号を書き替える場合に選択信号により外部入力端子
からの信号を選択する選択回路とを具備して構成される
。
実施例
次に本発明をその好ましい一実施例について図面を参照
して具体的に説明する。
して具体的に説明する。
第１図は本発明の一実施例を示すブロック構成図であり
、第２図は第１図に示した構成の動作を説明する動作波
形図である。第１図において、参照番号１はｎ＋１ビッ
トのシフト長を持つシフトレジスタを示し、該シフトレ
ジスタは入力端子３に与えられるクロック信号８により
シフトされる。
、第２図は第１図に示した構成の動作を説明する動作波
形図である。第１図において、参照番号１はｎ＋１ビッ
トのシフト長を持つシフトレジスタを示し、該シフトレ
ジスタは入力端子３に与えられるクロック信号８により
シフトされる。
２は選択回路であり、入力端子５に与えられる選択制御
信号９により２つの入力信号の一方を選択して出力する
。選択回路２の一方の入力端子はシフトレジスタｌのデ
ータ出力端子と接続され、地方の入力端子は書き替えデ
ータの入力端子４に接続され、選択回路２の出力端子は
シフトレジスタ１のデータ入力端子及び読み出しブタの
出力端子６と接続されている。
信号９により２つの入力信号の一方を選択して出力する
。選択回路２の一方の入力端子はシフトレジスタｌのデ
ータ出力端子と接続され、地方の入力端子は書き替えデ
ータの入力端子４に接続され、選択回路２の出力端子は
シフトレジスタ１のデータ入力端子及び読み出しブタの
出力端子６と接続されている。
通常、選択回路２はシフトレジスタ１の出力側を選択し
ており、シフトレジスタ１は出力が入力にフィードパ、
ツクされた状態となっているためにｎ＋Ｌピント周期で
シフトレジスタ１に貯えられたデータは出力端子６から
出力される。
ており、シフトレジスタ１は出力が入力にフィードパ、
ツクされた状態となっているためにｎ＋Ｌピント周期で
シフトレジスタ１に貯えられたデータは出力端子６から
出力される。
／フトレジスタ１に貯えられているデータを書き替える
場合には、書き替えデータの入力端子４に書き替えデー
タをセントし、書き替えるデータの出力されるタイミン
グに入力端子５の選択信号９を入力端子４側を選択する
極性とすれば、出力端子６に入力端子４にセットした書
き替えデータが出力され、同時にシフトレジスタ１には
入力端子４にセントした書き替えデータが貯えられる。
場合には、書き替えデータの入力端子４に書き替えデー
タをセントし、書き替えるデータの出力されるタイミン
グに入力端子５の選択信号９を入力端子４側を選択する
極性とすれば、出力端子６に入力端子４にセットした書
き替えデータが出力され、同時にシフトレジスタ１には
入力端子４にセントした書き替えデータが貯えられる。
第２図は、ＴＳｌのタイミングで入力端子４側が選択さ
れ、入力端子４にセントされているπ−タａが出力端子
６の出力信号７にデータａとして現れ、同時にシフトレ
ジスタ１に貯えられるために次のｎ＋１ビット後のタイ
ムスロットＴＳＩにも出力信号７はデータａとなる。
れ、入力端子４にセントされているπ−タａが出力端子
６の出力信号７にデータａとして現れ、同時にシフトレ
ジスタ１に貯えられるために次のｎ＋１ビット後のタイ
ムスロットＴＳＩにも出力信号７はデータａとなる。
発明の詳細
な説明したように、本発明によれば、従来の構成の書き
替え用のアドレス信号に相当する信号が選択回路の選択
制御信号であり、書き替えるデータの出力されるタイミ
ングにパルスを発生することにより、信号線が１本でよ
いという効果が得られる。
替え用のアドレス信号に相当する信号が選択回路の選択
制御信号であり、書き替えるデータの出力されるタイミ
ングにパルスを発生することにより、信号線が１本でよ
いという効果が得られる。
さらに、全データをイニシャルデータに書き替える場合
には、書き替えデータとしてイニシャルデータをセット
し、選択信号として１周期幅以上のパルスを連続入力す
れば、１周期で制御メモリの内容がイニシャルデータに
書き替えられることから、イニシャル化が短期間に容易
に実行できるという効果があり、前述した様に複数箇所
に制御メモリを必要とする装置には存効な回路構成とな
る。
には、書き替えデータとしてイニシャルデータをセット
し、選択信号として１周期幅以上のパルスを連続入力す
れば、１周期で制御メモリの内容がイニシャルデータに
書き替えられることから、イニシャル化が短期間に容易
に実行できるという効果があり、前述した様に複数箇所
に制御メモリを必要とする装置には存効な回路構成とな
る。
第１図は本発明の一実施例を示すブロック構成図、第２
図は第１図に示された構成の動作波形図第３図は従来の
制御メモリの一例を示すブロック構成図、第４図は第３
図に示された構成の動作波形図である。 ■００．シフトレジスタ、２．、、選択回路、３及び４
．５６．、入力端子、ｅ０６．出力端子７〜１０． 、
、動作波形、１１． 、 、ランダムアクセスメモリ
、＋２． 、 、カウンター、１３． 、 、選択回路
、＋４． 、 、 Ｄタイプフリップフロップ、１５及
び１８〜＋８．、、入力端子、＋９． 、 、出力端子
、２０〜２７、 、 、動作波形 特許出願人 日本電気株式会社 代 理 人 弁理士熊谷雄太部 第１図 ８：１０ｙｚ財 ′ ９ ＋＋＋＋＋＋＋＋＋１０−べ ａ
−−−−一−−−−−−−−−−−−第２ 図
図は第１図に示された構成の動作波形図第３図は従来の
制御メモリの一例を示すブロック構成図、第４図は第３
図に示された構成の動作波形図である。 ■００．シフトレジスタ、２．、、選択回路、３及び４
．５６．、入力端子、ｅ０６．出力端子７〜１０． 、
、動作波形、１１． 、 、ランダムアクセスメモリ
、＋２． 、 、カウンター、１３． 、 、選択回路
、＋４． 、 、 Ｄタイプフリップフロップ、１５及
び１８〜＋８．、、入力端子、＋９． 、 、出力端子
、２０〜２７、 、 、動作波形 特許出願人 日本電気株式会社 代 理 人 弁理士熊谷雄太部 第１図 ８：１０ｙｚ財 ′ ９ ＋＋＋＋＋＋＋＋＋１０−べ ａ
−−−−一−−−−−−−−−−−−第２ 図
Claims (1)
- 任意のシフト長を持ち出力と入力がフィードバックのパ
スにより接続されたシフトレジスタと、前記フィードバ
ックのパスの間に設置されフィードバックのパスを流れ
る信号を書き替える場合に選択信号により外部入力端子
からの信号を選択する選択回路とを具備することを特徴
とした制御メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60237969A JPS6297200A (ja) | 1985-10-23 | 1985-10-23 | 制御メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60237969A JPS6297200A (ja) | 1985-10-23 | 1985-10-23 | 制御メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6297200A true JPS6297200A (ja) | 1987-05-06 |
Family
ID=17023149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60237969A Pending JPS6297200A (ja) | 1985-10-23 | 1985-10-23 | 制御メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6297200A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01105398A (ja) * | 1987-10-19 | 1989-04-21 | Toshiba Corp | 高速ディジタルｉｃ |
| JPH01314982A (ja) * | 1988-06-15 | 1989-12-20 | Japan Radio Co Ltd | ダイバシティ受信ｇｐｓ受信機 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5153424A (ja) * | 1974-11-06 | 1976-05-11 | Hitachi Ltd |
-
1985
- 1985-10-23 JP JP60237969A patent/JPS6297200A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5153424A (ja) * | 1974-11-06 | 1976-05-11 | Hitachi Ltd |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01105398A (ja) * | 1987-10-19 | 1989-04-21 | Toshiba Corp | 高速ディジタルｉｃ |
| JPH01314982A (ja) * | 1988-06-15 | 1989-12-20 | Japan Radio Co Ltd | ダイバシティ受信ｇｐｓ受信機 |
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