JPS63125013A - デジタルフイルタ器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、所要のフィルタ特性を実現するデジタルフィ
ルタにおいて、計算の精度を良くし、必要な演算の数を
少なくしたデジタルフィルタ器に関するものである。

従来の技術 近年、マイクロプロセッサによってデジタル化されつつ
ある制御装置の中に、ＰＩ（Ｐは比例動作、■は積分動
作を意味する）制御用のデジダルフィルタが使われ始め
てきた。このような制御装置において使用されるフィル
タの１つに、伝達関数Ｈ（Ｚ）が（１）式で示されるよ
うな積分的なフィルタ（以下、低域フィルタと呼ぶ）が
ある。

１−Ｚ′１ ここで、Ｚ（は１サンプリング時間の遅延を表し、係数
りは折点周波数ｆｃにより定まる係数である。

制御装置で用いる低域フィルタにおいては、係数りは１
より十分小である。たとえば、ｆｏ−１０（Ｈｚ）、サ
ンプリング時間１（ｍｓｅｃ）の時はｈ＠２４となる。

低域フィルタの折線近位の周波数特性図を第２図に示す
、第２図において、折点周波数ｆ０以下の低い周波数で
は、増幅度が一６ｄＢ１０ｃｔとなり、低い周波数はど
増幅度が高くなる。また折点周波数ｆＣ以上の周波数で
は、増幅度が一定値（約０ｄＢ）となっている。

次に、第２図の周波数特性を持つデジタルフィルタの計
算方法について説明する。いま、第ｉ・Ｔ時間における
入力信号のサンプリング値（以下、入力データと記す）
をｘ９．出力信号のサンプリング値（以下、出力データ
と記す）をｙ、とすると、＋１１式で表現されるデジタ
ルフィルタの出力データｙｌは＋２＞式で計算される。

７１−ｙｌ−ｔ　＋Ｘ１−ＸＩ−１＋　ｈＸｌ　　……
（２１（２）式の意味は次の通りである。第ｉ−Ｔ時間
における出力データｙ１は、１サンプル時間前の出力デ
ータｙ、−１と、サンプル周期間の入力データの差分値
（ｘＩ　−”Ｉ−１）と、入力データより計算されるｈ
ｘｌ　とを加算した値である。したがって、このデジタ
ルフィルタでは、この加減算をいかに高精度に、かつ高
速に行うかが重要となる。

次に、上記のデジタルフィルタの従来の実現方法につい
て説明する。第３図はデジタルフィルタ器のハードウェ
アの基本構成図である。中央処理部１２は命令記憶部１
１に記憶している命令に従って計算・処理を行う、ここ
で、命令記憶部１１はロム（ＲＯＭ　　：　Ｒｅａｄ　
０ｎｌｙ　Ｍｅｍｏｒｙ　）で構成されている。入力部
１３では、制御装置の検出信号等をサンプリング入力し
た入力データを、中央処理部１２に送る。中央処理部１
２ではラム（ＲＡＭ：　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　
Ｍｅｍｏｒｙ　）で構成された情報記憶部１５を利用し
て計算を行い、計算結果を出力部１４に送る。出力部１
４は中央処理部１２から送られてきた出力データを出力
する。この出力データは制御装置の制御信号として利用
される。

このように構成されたデジタルフィルタ器は、命令記憶
部１１の内容を適当に構成することにより、第２図の周
波数特性を持つデジタルフィルタを実現することが出来
る。

第４図に（２）式のデジタルフィルタを実現するフロー
チャートを示す、まず、ブロック２１で入力部１３より
第ｉ−Ｔ時間のサンプリング入力データｘ１を人力する
。ブロック２２では、人力データｘ１を用いて（２）式
の計算を行い、第ｉ−Ｔ時間の出力データｙｉを得る。

ブロック２３では、出力データｙ１を出力部１４に送り
、出力部１４により出力される。ブロック２４では、第
ｉ−Ｔ時間のデータｘｉ、）’ｌを次のサンプル時間に
おいても使用するため、データｘｌ−１、Ｖ（−１とし
て記憶する。ブロック２５は遅延部であり、次のサンプ
ル時間まで遅延する。その結果、ｌサンプル時間毎に（
２）式の計算を行えるようになる。

発明が解決しようとする問題点 第３図の構成では、中央処理部１２が有限のビット長し
か取り扱えないため、有限精度の計算となる。特に、（
２）式のフィルタは積分型のフィルタであるため、ブロ
ック２２の加減算の所に有限ビット長の影響が強く現れ
る。

次に、これについて説明する。ここで、中央処理部１２
で取り扱えるビット長を１６ビツトとし、（２）式の係
数りがｈ−２４とする。

たとえば、第１の方法として、ｙｌ−１を１６ビツト長
の情報記憶部１５に記憶して計算する方法がある（第５
図）、ここで、１６ビツト長のデータは、最上位ピント
が符号ビットであり、負の数　。

は２の補数表現を用い、数値は−３２７６８から３２７
６７までの整数を表現する。この場合、（２）式の係数
りが１より十分小のため、（２）式のｈｘｌの計算は算
術右シフトで実現される。ここで、１ビツト算術右シフ
トは１／２倍に相当するため、ｈ−２″１の時は４ビツ
ト算術右シフトを行う、中央処理部１２で取り扱えるビ
ット長が有限であるため、４ビツト算術右シフトを行う
と、ｈｘ、は下位４ビット分のビット落ち（下位のピン
トが失ねれる現象）が発生する。（２）式のフィルタが
積分型のフィルタであることから、このビット誤差の影
響が蓄積し、フィルタの出力精度が大幅に劣化する。そ
の結果、制御装置へ応用した場合、制御性能が大幅に劣
化する。

第２の方法として、ｙｌ−１の情報記憶部Ｉ５として１
６ビツト長の情報記憶部１５を２つ使用する方法がある
（第６図）、この場合、一方を上位ワード、他方を下位
ワードと呼ぶ、ここで、算術右シフトは４ビツトであり
、１６ビツトより少ないため、ピントシフトによるビッ
ト落ちは完全になくすことが出来る。しかしながら、情
報記憶部１５を２つ使用するため下位ワードから上位ワ
ードへの桁上がりと桁下がりの計算が必要になる。

この計算は、主に比較計算と条件分岐で計算される。比
較計算と条件分岐には非常に多（の時間が必要であるた
め、上記のデジタルフィルタ器を制御装置へ応用した場
合、制御性能が大幅に劣化する。

本発明は上記問題点を鑑み、計算の精度が良く、しかも
計算時間が短いデジタルフィルタ器を提供するものであ
る。

問題点を解決するための手段 上記した問題点を解決するために本発明のデジタルフィ
ルタ器は、サンプル周期毎にｎビット長の入力データを
得る入力手段と、前記入力データに対応した値と第１記
憶データとを加算してｎビット長の第１のデータを得る
第１の演算手段と、前記第１のデータをＪビット（ここ
に、Ｊは１≦Ｊ＜ｎなる整数）算術右シフトしたｎビッ
ト長の第２のデータを得る第２の演算手段と、サンプル
周期間の前期入力データの差分値に対応した値と第２記
憶データと前記第２のデータとの加算値を表すｎビット
長の第３のデータを得る第３の演算手段と、前記第３の
データに対応した出力データを出力する出力手段と、前
記第３のデータを新しい前記第２記憶データとする第１
の更新手段と、下位Ｊビットの内容を前記第１のデータ
の下位Ｊビットの内容と一敗させ、かつ上位（ｎ−Ｊ）
ビットの各ビット値を前記第１のデータの符号ビットと
同じビット値にしたｎビット長の第４のデータを得る第
４の演算手段と、前記第４のデータを新しい前記第１記
憶データとする第２の更新手段とを具備したものである
。

作用 本発明は、前記第１の方法で、ビット落ちのため失われ
る下位Ｊビット分の情報は、第１記憶データとし保存さ
れる。このため、最終的にビット落ちの少ない高精度の
デジタルフィルタ器になる。

また、加減算は第１記憶データと第２記憶データそれぞ
れ個別に行われる。このため、前記第２の方法と比べ、
比較計算等の余分な計算がなくなり、計算時間が短いデ
ジタルフィルタ器になる。

実施例 次に、本発明の一実施例のデジタルフィルタ器について
図面を参照しながら説明する。デジタルフィルタ器のハ
ードウェアの基本構成は第３図と同じである。また、中
央処理部１２の取り扱えるビット長は１６ビツト（ｎ＝
１６）とする。

第１図に（２）式のフィルタ特性を実現する本発明のデ
ジタルフィルタ器の動作フローチャートを示す、ここで
は、（２）式の係数りがｈ−２４の場合の具体例につい
て説明している。第１図において、ｘ、ｚ、ｕ、ｗはそ
れぞれ１６ビツト長のデータ（ｎ＝１６）であり、最上
位ビットを符号ビットとし、負の数値は２の補数表現で
表すものとする。

まず、入力ブロックｌでは、入力部１３より１６ビツト
長の入力データＸ、（ここで、Ｘｌは第ｉ−Ｔ時間にお
ける入力データを表す）を取り込む。

第１の演算ブロック２では、まず、入力データＸ１を１
ビツト算術右シフトしたデータＺ１を計算する０次に、
第３図の情報記憶部１５に記憶しておいた第１記憶デー
タｗ１　（後述）と、データＺ１とを加算し、第１のデ
ータυ、を計算する。

この時、第１記憶データＷ１は後述するように絶対値が
２３以下であり、加算するデータＺ１はあらかじめ右に
シフトしたデータであるため、第１のデータＵ１の計算
においてオーバーフロー、アンダーフローは全く生じな
い。

第２の演算ブロック３では、第１の演算ブロック２で計
算した第１のデータＵ１を３ビット算術右シフｌ−（Ｊ
−３）した第２のデータＵ２を計算する。これは、入力
データＸｉに対して、第１の演算ブロック２で行った１
ビツト算術右シフトと合わせて４ビツト算術右シフト（
Ｈ−４）したことになり、結果的に（２）式のｈＸｌを
計算したことになる（ここで、Ｈ−４はｈ＝２４に対応
している）。ここで、第２のデータＵ２は第１のデータ
Ｕ１の下位３ビツトの情報が欠落したものになっている
が、下位３ビツトの情報は第１のデータＵ１に残ってい
るため、情報はほとんど欠落していない。

第３の演算ブロック４では、第２の演算ブロック３で計
算した第２のデータＵ２と、サンプル周期間の入力デー
タ（Ｄ差分４ａ　（Ｘ　ｉ　　Ｘ　１−１　）　ト、第
３図の情報記憶部１５に記憶しておいた第２記憶データ
Ｗ２　（後述）とを加算した第３のデータＵ、を計算す
る。

出力ブロック５では、第３のデータＵ８を出力部１４に
送り、出力部１４により（２）式のデジタルフィルタの
出力を出力する。

第１の更新ブロック６では、第３の演算ブロック４で計
算した第３のデータＵ３を新しい第２記憶データＷ２と
して第３図の情報記憶部１５に更新・記憶する。

第４の演算ブロック７では、まず、第１のデータＵ１と
数値８０００Ｈとの論理積（図中のＡＮＤ）を計算し、
その結果をデータＺ２とする。ここで、＊＊＊＊Ｈは、
＊＊＊＊が１６進数の数値であることを示す。すなわち
、第１のデータＵ１の符号ビットのみを取り出し、デー
タＺ２とする。次に、データＺ２を１２ビツト算術右シ
フトしたデータＺ８を計算する。すなわち、データＺ８
は、第１のデータＵ、の上位１３ビツトのビット値を符
号ビット値と同じものにしたデータとなり、その下位３
ビツトが零となっている。そして、第１のデータＵ１と
数値０００７Ｈとの論理積を計算し、その結果をデータ
Ｚ４とする。すなわち、第１のデータＵ１の上位１３ビ
ツトが零であるデータを作る。最後に、データＺ４とデ
ータＺ８の論理和（図中のＯＲ）を計算して、その結果
を第４のデータＵ、とする。結果として、下位３ビツト
（Ｊ＝３）の内容を前記第１のデータＵ１の下位３ピノ
）　（Ｊ−３）の内容と一致させ、かつ上位１３ビツト
（ｎ−Ｊ＝１３）の各ビット値を前記第１のデータＵ１
の符号ビットと同じビット値にした１６ビツト長の第４
のデータＵ４を得る。

第２の更新ブロック８では、第４の演算ブロック７で計
算した第４のデータＵ４を、新しい第１記憶データＷ１
として第３図の情報記憶部１５に更新・記憶する。

第３の更新ブロック９では、入力データＸｌを次のサン
プル時間においても使用するため、新しいデータＸ１−
１として第３図の情報記憶部１５に更新・記憶する。

遅延ブロック１０は遅延部であり、以上の各ブロック１
．　２．　３．　４．　５．　６．　７．　８．　９の
計算が１サンプリング毎に行えるように、次のサンプル
時間まで遅延を行う。

以上のように本実施例によれば、下位のビット情報はほ
とんど第１記憶データに保存されるため、ビット落ちは
１ビツトだけになり、ビット誤差の影響が非常に少なく
なる。さらに、第１記憶データと第１のデータと第２の
データと第３のデータと第４のデータにおいて、オーバ
ーフローやアンダーフローが生じないため計算時間が大
幅に少なくなる。とくに、入力データを入力してから出
力データを出力するまでの時間が非常に短い。その結果
、このデジタルフィルタ器を制御装置に使用した場合、
計算時間遅れが小さくなるため、制御利得を大きくでき
、高精度で、高性能な制御装置が実現できる。

一般に、サンプル周期毎にｎビット長の入力データを得
る入力手段と、前記入力データに対応した値と第１記憶
データとを加算してｎビット長の第１のデータを得る第
１の演算手段と、前記第１のデータをＪビット（ここに
、Ｊは１≦Ｊ＜ｎなる整数）算術右シフトしたｎビット
長の第２のデータを得る第２の演算手段と、サンプル周
期間の前期入力データの差分値に対応した値と第２記憶
データと前記第２のデータとの加算値を表すｎビット長
の第３のデータを得る第３の演算手段と、前記第３のデ
ータに対応した出力データを出力する出力手段と、前記
第３のデータを新しい前記第２記憶データとする第１の
更新手段と、下位Ｊビットの内容を前記第１のデータの
下位Ｊビットの内容と一敗させ、かつ上位（ｎ−Ｊ）ビ
ットの各ビット値を前記第１のデータの符号ビットと同
じビット値にしたｎビット長の第４のデータを得る第４
の演算手段と、前記第４のデータを新しい前記第１記憶
データとする第２の更新手段とを具備するデジタルフィ
ルタ器であれば、上記の効果が得られる。

なお、前記実施例の情報記憶部１５には、記憶内容の書
換え可能なレジスタやラムメモリが使用される。

発明の効果 本発明は、高精度で計算時間が短いデジタルフィルタ器
となっている。また、高精度であることから、制御装置
の性能向上が実現できる。

【図面の簡単な説明】

第１図は本発明のデジタルフィルタ器を実現する動作フ
ローチャート図、第２図はフィルタの折線近領の周波数
特性図、第３図はデジタルフィルタ器のハードウェアの
基本構成図、第４図は第２図のフィルタ特性のデジタル
フィルタを実現するための基本フローチャート図、第５
図と第６図は従来例の説明図である。 ｌ・・・・・・入力ブロック、２・・・・・・第１の演
算ブロック、３・・・・・・第２の演算ブロック、４・
・・・・・第３の演算ブロック、５・・・・・・出力ブ
ロック、６・・・・・・第１の更新ブロック、７・・・
・・・第４の演算ブロック、８・・・・・・第２の更新
ブロック、９・・・・・・第３の更新ブロック、１０・
・・・・・遅延ブロック、１１・・・・・・命令記憶部
、１２・・・・・・中央処理部、１３・・・・・・入力
部、１４・・・・・・出力部、１５・・・・・・情報記
憶部。 代理人の氏名　弁理士　中尾敏男　はか１名第　１　図 第２図 第３図

Claims (1)

【特許請求の範囲】
1. サンプル周期毎にｎビット長の入力データを得る入力手
   段と、前記入力データに対応した値と第１記憶データと
   を加算してｎビット長の第１のデータを得る第１の演算
   手段と、前記第１のデータをＪビット（ここに、Ｊは１
   ≦Ｊ＜ｎなる整数）算術右シフトしたｎビット長の第２
   のデータを得る第２の演算手段と、サンプル周期間の前
   期入力データの差分値に対応した値と第２記憶データと
   前記第２のデータとの加算値を表すｎビット長の第３の
   データを得る第３の演算手段と、前記第３のデータに対
   応した出力データを出力する出力手段と、前記第３のデ
   ータを新しい前記第２記憶データとする第１の更新手段
   と、下位Ｊビットの内容を前記第１のデータの下位Ｊビ
   ットの内容と一致させ、かつ上位（ｎ−Ｊ）ビットの各
   ビット値を前記第１のデータの符号ビットと同じビット
   値にしたｎビット長の第４のデータを得る第４の演算手
   段と、前記第４のデータを新しい前記第１記憶データと
   する第２の更新手段とを具備するデジタルフィルタ器。