JPS63133192A - 表示装置の表示制御回路 - Google Patents
表示装置の表示制御回路Info
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- JPS63133192A JPS63133192A JP61281423A JP28142386A JPS63133192A JP S63133192 A JPS63133192 A JP S63133192A JP 61281423 A JP61281423 A JP 61281423A JP 28142386 A JP28142386 A JP 28142386A JP S63133192 A JPS63133192 A JP S63133192A
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Landscapes
- Controls And Circuits For Display Device (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明はＬＥＤや、プラズマディスプレイなどを用いた
表示装置の表示制御回路に関するものである。
表示装置の表示制御回路に関するものである。
［背景技術］
メツセージを表示するような表示装置は従未第１２図に
示すようなブロック回路から構成されたものがあった。
示すようなブロック回路から構成されたものがあった。
つまり表示データＤを作り出すＣＰＵＩと、ＣＰＵＩか
ら見た表示データ出力部である表示メモリであるＶＲＡ
Ｍ２と、ＶＲＡＭ２から順次表示データＤを読み出しを
行ν）、表示部に対しで出力することを繰り返すという
制御を行う出力制御回路５゛とで構成される。表示信号
は例えば第１４図で表示される表示装置７に与えられ、
第１３図に示す表示画面７ａとなって現れる。
ら見た表示データ出力部である表示メモリであるＶＲＡ
Ｍ２と、ＶＲＡＭ２から順次表示データＤを読み出しを
行ν）、表示部に対しで出力することを繰り返すという
制御を行う出力制御回路５゛とで構成される。表示信号
は例えば第１４図で表示される表示装置７に与えられ、
第１３図に示す表示画面７ａとなって現れる。
即ち表示データＤはクロックＣＬＫをＶ ＲＡ Ｍ ２
における表示データＤが８ビツトとすれば各ビア）が表
示画面７ａの１ドツトに対応しビット０〜７は表示画面
７ａ上で横一列に並ぶ。図示するＤｉ十１、Ｄｉは８ビ
ツトデータを示す。表示装置７は表示データＤをラッチ
クロックによりう・７チ回路７Ｃで保持し、デコーダ７
ｂでデコードされアドレスデータにより指示された表示
画面７ａの位置の画素を駆動し表示するようになってお
り、表示画面は表示素子をマトリクスに配列して各素子
を画素としたものである。
における表示データＤが８ビツトとすれば各ビア）が表
示画面７ａの１ドツトに対応しビット０〜７は表示画面
７ａ上で横一列に並ぶ。図示するＤｉ十１、Ｄｉは８ビ
ツトデータを示す。表示装置７は表示データＤをラッチ
クロックによりう・７チ回路７Ｃで保持し、デコーダ７
ｂでデコードされアドレスデータにより指示された表示
画面７ａの位置の画素を駆動し表示するようになってお
り、表示画面は表示素子をマトリクスに配列して各素子
を画素としたものである。
ここで表示データＤを横スクロールさせるにはＶＲＡＭ
２の各データのビットをシフトさせ、はみ出したビット
は次のアドレスへ順次シフトさせる必要がある。従来こ
のスクロールのための表示データ変更はＣＰＵＩが順次
データを読んでは加工して書き込むということを繰り返
し行うことによっていた。
２の各データのビットをシフトさせ、はみ出したビット
は次のアドレスへ順次シフトさせる必要がある。従来こ
のスクロールのための表示データ変更はＣＰＵＩが順次
データを読んでは加工して書き込むということを繰り返
し行うことによっていた。
この場合処理に時間がかかり、大きな画面のスクロール
が困難であった。またスクロールのスピードの限界から
充分に速いスクロールが実現できない場合があった。
が困難であった。またスクロールのスピードの限界から
充分に速いスクロールが実現できない場合があった。
［発明の目的１
本発明は上述の問題点に鑑みで為されたもので、その目
的とするところは大画面のスクロールを高速に行える表
示装置の表示制御回路を提供するにある。
的とするところは大画面のスクロールを高速に行える表
示装置の表示制御回路を提供するにある。
［発明の開示］
本発明は表示メモリの入出力端と第１のラッチ回路の出
力端とをビット対応させて接続するとともに、表示メモ
リの各ビットの入出力端を１ビット同じ方向にシフトさ
せた隣のビットに対応する第１のラッチ回路の入力端に
接続し且つシフト方＝３− 向に対応するビットが無い端の表示メモリのビットの入
出力端を第２のラッチ回路を介して第１のラッチ回路の
反対側の端のビットの入力端に接続し、表示メモリの表
示データを順次呼び出すと同時に各ラッチ回路に保持信
号を与えた後、第１のラッチ回路の出力を表示メモリに
書き込む制御回路を備えたことを特徴とし、更に第２発
明では表示メモリの入出力端子をシフトレジスタの並列
入力端に接続し、該シフトレジスタの並列出力端を表示
メモリの入出力端に接続し、順次表示メモリから表示デ
ータを読み出すと同時にシフトレジスタに表示データを
保持させて表示データのビット数だけシフトレジスタに
シフトクロックを与えシフトレジスタの直列信号を表示
信号として出力させ且つ１番目のシフトクロックを与え
た時点でシフトレジスタの並列出力を表示メモリに書き
込ませる制御回路を備えたことを特徴とする。
力端とをビット対応させて接続するとともに、表示メモ
リの各ビットの入出力端を１ビット同じ方向にシフトさ
せた隣のビットに対応する第１のラッチ回路の入力端に
接続し且つシフト方＝３− 向に対応するビットが無い端の表示メモリのビットの入
出力端を第２のラッチ回路を介して第１のラッチ回路の
反対側の端のビットの入力端に接続し、表示メモリの表
示データを順次呼び出すと同時に各ラッチ回路に保持信
号を与えた後、第１のラッチ回路の出力を表示メモリに
書き込む制御回路を備えたことを特徴とし、更に第２発
明では表示メモリの入出力端子をシフトレジスタの並列
入力端に接続し、該シフトレジスタの並列出力端を表示
メモリの入出力端に接続し、順次表示メモリから表示デ
ータを読み出すと同時にシフトレジスタに表示データを
保持させて表示データのビット数だけシフトレジスタに
シフトクロックを与えシフトレジスタの直列信号を表示
信号として出力させ且つ１番目のシフトクロックを与え
た時点でシフトレジスタの並列出力を表示メモリに書き
込ませる制御回路を備えたことを特徴とする。
以下実施例により本発明を説明する。
笈１乳１
第１図は本発明の実施例の回路図を示しており、ＣＰＵ
Ｉと表示メモリであるＶＲＡＭ２との間を接続するデー
タバスＤＢには８ビツトラッチ回路３が接続されている
。この８ビツトラッチ回路３はＶ ＲＡ Ｍ ２及びＣ
ＰＵＩのデータ入出力端り。
Ｉと表示メモリであるＶＲＡＭ２との間を接続するデー
タバスＤＢには８ビツトラッチ回路３が接続されている
。この８ビツトラッチ回路３はＶ ＲＡ Ｍ ２及びＣ
ＰＵＩのデータ入出力端り。
〜Ｄ７に対してデータ入力端り。をデータ入出力端り、
というように１ビツトだけシフトした状態で接続し、デ
ータ入力端Ｄ７をラッチ回路４を介してデータ入出力端
り。に接続しである。そしてＣＰＵＩからの読出信号Ｒ
Ｄは制御回路５に入力し、制御回路５によりＶＲＡＭ２
に対する読出信号ＲＤ゛とＶＲＡＭ２に対する書込信号
ＷＲ，８ビットラッチ回路３に対する出力許可信号ＯＣ
が作成される。この制御回路５の具体回路は第２図のよ
うに構成される。つまり読出信号ＲＤをバッファ５ａ、
とコンデンサＣとバッファ５ｂを介して読出信号ＲＤ’
とし、更にこの２段のバッフｙ５ａ、５ｂを通った信号
を微分回路５Ｃと、インバータ５ｄと、積分回路５ｅ及
びデー）５ｆからなる遅延回路とを通して書込信号Ｗ士
を生成し、更に積分回路５ｅ及びデー）５ｇとからなる
遅延回路を通して出力許可信号ＯＣを生成する。第３図
（ａ）〜（ｇ）は各部の信号のタイムチャートを示しで
おり、同図（ａ）はＣＰＵ１からアドレスバスＡＢを介
してＶＲＡＭ２に送られるアドレスデータ、同図（ｂ）
はＶＲＡＭ２から出力する表示データＤと、８ビツトラ
ッチ回路３から出力される出力Ｑを示し、同図（Ｃ）は
ＣＰＵＩからの読出信号ＲＤを、同図（ｄ）は読でを、
同図（ｆ）は書込信号ＷＲを夫々示す。
というように１ビツトだけシフトした状態で接続し、デ
ータ入力端Ｄ７をラッチ回路４を介してデータ入出力端
り。に接続しである。そしてＣＰＵＩからの読出信号Ｒ
Ｄは制御回路５に入力し、制御回路５によりＶＲＡＭ２
に対する読出信号ＲＤ゛とＶＲＡＭ２に対する書込信号
ＷＲ，８ビットラッチ回路３に対する出力許可信号ＯＣ
が作成される。この制御回路５の具体回路は第２図のよ
うに構成される。つまり読出信号ＲＤをバッファ５ａ、
とコンデンサＣとバッファ５ｂを介して読出信号ＲＤ’
とし、更にこの２段のバッフｙ５ａ、５ｂを通った信号
を微分回路５Ｃと、インバータ５ｄと、積分回路５ｅ及
びデー）５ｆからなる遅延回路とを通して書込信号Ｗ士
を生成し、更に積分回路５ｅ及びデー）５ｇとからなる
遅延回路を通して出力許可信号ＯＣを生成する。第３図
（ａ）〜（ｇ）は各部の信号のタイムチャートを示しで
おり、同図（ａ）はＣＰＵ１からアドレスバスＡＢを介
してＶＲＡＭ２に送られるアドレスデータ、同図（ｂ）
はＶＲＡＭ２から出力する表示データＤと、８ビツトラ
ッチ回路３から出力される出力Ｑを示し、同図（Ｃ）は
ＣＰＵＩからの読出信号ＲＤを、同図（ｄ）は読でを、
同図（ｆ）は書込信号ＷＲを夫々示す。
而してまず予め１番右のドツトデータをラッチ回路４に
保持させるために、ＶＲＡＭ２の表示されない領域にそ
の分のデータＤ Ｉを書き込んでおき、この領域のアド
レスデータをＣＰＵ１からアドレスバスＡＢを介してＶ
ＲＡＭ２へ送るとともに読出信号ＲＤを出力すると、制
御回路５ではまず読出信号ＲＤ’を出力して、ＶＲＡＭ
２の当該アドレスより表示データＤ−’を読み出す。そ
して続出信号ＲＤ’の立ち上がりにより８ビツトラッチ
回路３及びラッチ回路４にクロックを与え、ＶＲＡＭ２
より読み出した表示データＤ”の内の１番右のピッ）Ｄ
−’ｏがラッチ回路４に保持される。
保持させるために、ＶＲＡＭ２の表示されない領域にそ
の分のデータＤ Ｉを書き込んでおき、この領域のアド
レスデータをＣＰＵ１からアドレスバスＡＢを介してＶ
ＲＡＭ２へ送るとともに読出信号ＲＤを出力すると、制
御回路５ではまず読出信号ＲＤ’を出力して、ＶＲＡＭ
２の当該アドレスより表示データＤ−’を読み出す。そ
して続出信号ＲＤ’の立ち上がりにより８ビツトラッチ
回路３及びラッチ回路４にクロックを与え、ＶＲＡＭ２
より読み出した表示データＤ”の内の１番右のピッ）Ｄ
−’ｏがラッチ回路４に保持される。
そして８ビツトラッチ回路３には表示データ１）−１の
ビットＤ、〜Ｄ７及びラッチ回路４のＱ出力が保持され
る。ついで出力許可信号σ℃が入力するとＱ、−Ｑ、と
して出力され、書込信号ＷＲによりＶＲＡＭ２の当該ア
ドレスに書き込まれる。ついでＣＰＵＩにより次のアド
レスデータ及び読出信号ＲＤが出力されると、制御回路
５からの読出信号ＲＤ’によりＶＲＡＭ２から表示デー
タＤ０が読み出され、読出信号ＲＤ’の立ち上がり時に
表示データＤ０の１番右のピッ）Ｄｏ、がラッチ回路４
に保持され、又８ビツトラッチ回路３は表示データＤ０
のピッ）Ｄ’、〜Ｄ ’７のデータをデータ入力端Ｄｏ
−Ｄ６に入力して保持し且つラッチ回路４のＱ出力より
従前の保持されていた表示データＤ’のピッ）Ｄ’、の
信号をデータ入力端Ｄ７に入力して保持する。そして出
力許可信号ＯＣが入力するとＱ、−Ｑ、として出力され
、書込信号ＷＲによりＶＲＡＭ２の当該アドレスに書外
込まれる。次に同様にして表示データＤ１を読み出すと
、８ビットラッチ回路３のデータ入力端り。−Ｄ７には
表示データ１）ＩのビットＤ’ｌ−Ｄ’６と表示データ
Ｄ０のピッ）Ｄ’、力ｌ入力して保持され、ＶＲＡＭ２
の当該アドレスに書き込まれることなる。このようにし
て１打金部のドツトが左へ１ドツトずれる表示となり、
このシフトを各行毎に企画面分について行うことにより
、全画面の表示データＤを更新できるのである。
ビットＤ、〜Ｄ７及びラッチ回路４のＱ出力が保持され
る。ついで出力許可信号σ℃が入力するとＱ、−Ｑ、と
して出力され、書込信号ＷＲによりＶＲＡＭ２の当該ア
ドレスに書き込まれる。ついでＣＰＵＩにより次のアド
レスデータ及び読出信号ＲＤが出力されると、制御回路
５からの読出信号ＲＤ’によりＶＲＡＭ２から表示デー
タＤ０が読み出され、読出信号ＲＤ’の立ち上がり時に
表示データＤ０の１番右のピッ）Ｄｏ、がラッチ回路４
に保持され、又８ビツトラッチ回路３は表示データＤ０
のピッ）Ｄ’、〜Ｄ ’７のデータをデータ入力端Ｄｏ
−Ｄ６に入力して保持し且つラッチ回路４のＱ出力より
従前の保持されていた表示データＤ’のピッ）Ｄ’、の
信号をデータ入力端Ｄ７に入力して保持する。そして出
力許可信号ＯＣが入力するとＱ、−Ｑ、として出力され
、書込信号ＷＲによりＶＲＡＭ２の当該アドレスに書外
込まれる。次に同様にして表示データＤ１を読み出すと
、８ビットラッチ回路３のデータ入力端り。−Ｄ７には
表示データ１）ＩのビットＤ’ｌ−Ｄ’６と表示データ
Ｄ０のピッ）Ｄ’、力ｌ入力して保持され、ＶＲＡＭ２
の当該アドレスに書き込まれることなる。このようにし
て１打金部のドツトが左へ１ドツトずれる表示となり、
このシフトを各行毎に企画面分について行うことにより
、全画面の表示データＤを更新できるのである。
犬１」［ζ
第４図は本発明の実施例２の回路を示しでおり、この実
施例はＶＲＡＭ２のデータ入出力端り。〜Ｄ７に第１図
実施例と同様に８ビツトラッチ回路３とラッチ回路４と
を接続しているが、ＣＰＵＩによって順次読み出しを行
うのでなく、第５図に示す出力制御回路６によって行う
ようになっており、ＣＰＵ １はＶＲＡＭ２へ表示デー
タＤを予め書き込んでおくだけでよい。つまり出力制御
回路６は発振回路６ａの発振出力でクロックＣＬＫを作
成し、このクロックＣＬＫの反転信号により出力許可信
号ＯＣを作成し、この出力許可信号ＯＣの立ち下がりを
積分回路６ｄで遅延させてバッファ６ｂとコンデンサＣ
とバッファ６ｃを介しで書込信号ＷＲを作成し、更に発
振回路６ａの発振出力をカウンタ６ｅでカウントし、そ
のカウント値をアドレスデータとしで出力するようにな
っており、第６図（ａ）に示すように７ドレスデータを
カウンタ６ｅが出力してＶＲＡＭ２の当該アドレスより
表示データＤを読み出し、この表示データＤを第６図（
ｂ）に示すクロックＣＬＫの立ち」二がりで８ビツトラ
ッチ回路３とラッチ回路４とで実施例１の場合と同様に
保持し、更に第６図（ｃ）に示す出力許可信号Ｒで８ビ
ツトラッチ回路３のＱ出力を当該アドレスに書き込むの
である。
施例はＶＲＡＭ２のデータ入出力端り。〜Ｄ７に第１図
実施例と同様に８ビツトラッチ回路３とラッチ回路４と
を接続しているが、ＣＰＵＩによって順次読み出しを行
うのでなく、第５図に示す出力制御回路６によって行う
ようになっており、ＣＰＵ １はＶＲＡＭ２へ表示デー
タＤを予め書き込んでおくだけでよい。つまり出力制御
回路６は発振回路６ａの発振出力でクロックＣＬＫを作
成し、このクロックＣＬＫの反転信号により出力許可信
号ＯＣを作成し、この出力許可信号ＯＣの立ち下がりを
積分回路６ｄで遅延させてバッファ６ｂとコンデンサＣ
とバッファ６ｃを介しで書込信号ＷＲを作成し、更に発
振回路６ａの発振出力をカウンタ６ｅでカウントし、そ
のカウント値をアドレスデータとしで出力するようにな
っており、第６図（ａ）に示すように７ドレスデータを
カウンタ６ｅが出力してＶＲＡＭ２の当該アドレスより
表示データＤを読み出し、この表示データＤを第６図（
ｂ）に示すクロックＣＬＫの立ち」二がりで８ビツトラ
ッチ回路３とラッチ回路４とで実施例１の場合と同様に
保持し、更に第６図（ｃ）に示す出力許可信号Ｒで８ビ
ツトラッチ回路３のＱ出力を当該アドレスに書き込むの
である。
このように本実施例ではＶＲＡＭ２より表示データＤを
第１４図に示す表示装置７に対しで出力しながら、実施
例１と同様にＶＲＡＭ２に書き込んである表示データＤ
を自動的に書き換える。尚本実施例の場合も実施例１と
同様に１番右のビットに表示されるデータのもう一つ前
に表示されないダミーの表示データを予めＶＲＡＭ２に
書と込んでおく必要がある。また連続したスクロール動
作を行う場合には８ピツＦシフト毎にＣＰＵＩからダミ
ーの表示データを更新する必要がある。
第１４図に示す表示装置７に対しで出力しながら、実施
例１と同様にＶＲＡＭ２に書き込んである表示データＤ
を自動的に書き換える。尚本実施例の場合も実施例１と
同様に１番右のビットに表示されるデータのもう一つ前
に表示されないダミーの表示データを予めＶＲＡＭ２に
書と込んでおく必要がある。また連続したスクロール動
作を行う場合には８ピツＦシフト毎にＣＰＵＩからダミ
ーの表示データを更新する必要がある。
丸１に走
本実施例は第２の発明に対応する実施例であって上記各
実施例のようにう・ンチ回路３，４を用いずに、第７図
に示すように８ビツトのシフトレジスタ８を用いたもの
で、ＶＲＡＭ２のデータ入出力端り。−Ｄ、をシフトレ
ジスタ８の並列入力端ＰＩに接続するとともに並列出力
端ＰＯに接続している。そしてシフトレジスタ８の直列
出力端ＳＯは例えば＠ｉｉ図に示すような直列データ入
力の表示装置７への表示信号出力端となっている。ここ
でＶＲＡＭ２は実施例２の場合と同様にデュアルボー）
ＲＡＭとなっており、ＣＰＵ １から表示データＤが
書き込まれる。制御回路９はＶＲＡＭ２に表示データＤ
を順次読み出すためのアドレスデータを第９図（、）に
示すようにＶＲＡＭ２に与えて表示データＤを読み出し
、読み出した表示データＤをシフトレジスタ８にセット
するＰＥ信号を第９図（ｂ）に示すように出力し、さら
に第９図（Ｃ）に示すシフトレジスタ８のデータを１ビ
ツトずつシフトするためのシフトクロック信号ＣＬを出
力し、さらにシフトクロック信号ＣＬの１番目のパルス
の立ち上がりから２番目のパルスの立ち上がりまでの期
間にシフトレジスタ８の並列出力端ＰＯをオープン状態
から出力状態に制御する出力許可信号ｏＣを第９図（ｄ
）に示すように出力し、この出力許可信号ＯＣの出力期
間においでＶＲＡＭ２に対して第９図（ｅ）に示す書込
信号ＷＲも与えるようになっている。第８図は制御回路
９の具体回路を示しており、発振回路９ａの発振出力を
クロックとするカウンタ９ｂの４ビツトの出力をデコー
ダ９Ｃでデコードし、その出力Ｙｏと発振回路９ａの出
力をアンドデートＡ１で論理積を取ってＰＥ信号を作成
し、また出力Ｙ。の反転信号と発振回路９ａの出力をア
ンドデー）Ａ２で論理積を取ってシフトクロック信号Ｃ
Ｌを作成し、更に発振回路９ａの出力をクロックとする
ラッチ回路９ｄでデコーグ９ｃの出力Ｙ、を保持し、そ
のＱ出力で出力許可信号ＯＣを作成し、更に出力許可信
号ＯＣを積分回路９ｅとバッフ７９ｇとコンデンサＣと
バッファ９ｆとを通して書込信号ＷＲを作成し、更にカ
ウンタ９ｂの４桁目の信号をクロックするカツンタ９ｈ
によりアドレスデータを作成するようになっている。尚
カウンタ９ｂのリセット信号はデコーダ９ｃの出力Ｙ９
により得ている。
実施例のようにう・ンチ回路３，４を用いずに、第７図
に示すように８ビツトのシフトレジスタ８を用いたもの
で、ＶＲＡＭ２のデータ入出力端り。−Ｄ、をシフトレ
ジスタ８の並列入力端ＰＩに接続するとともに並列出力
端ＰＯに接続している。そしてシフトレジスタ８の直列
出力端ＳＯは例えば＠ｉｉ図に示すような直列データ入
力の表示装置７への表示信号出力端となっている。ここ
でＶＲＡＭ２は実施例２の場合と同様にデュアルボー）
ＲＡＭとなっており、ＣＰＵ １から表示データＤが
書き込まれる。制御回路９はＶＲＡＭ２に表示データＤ
を順次読み出すためのアドレスデータを第９図（、）に
示すようにＶＲＡＭ２に与えて表示データＤを読み出し
、読み出した表示データＤをシフトレジスタ８にセット
するＰＥ信号を第９図（ｂ）に示すように出力し、さら
に第９図（Ｃ）に示すシフトレジスタ８のデータを１ビ
ツトずつシフトするためのシフトクロック信号ＣＬを出
力し、さらにシフトクロック信号ＣＬの１番目のパルス
の立ち上がりから２番目のパルスの立ち上がりまでの期
間にシフトレジスタ８の並列出力端ＰＯをオープン状態
から出力状態に制御する出力許可信号ｏＣを第９図（ｄ
）に示すように出力し、この出力許可信号ＯＣの出力期
間においでＶＲＡＭ２に対して第９図（ｅ）に示す書込
信号ＷＲも与えるようになっている。第８図は制御回路
９の具体回路を示しており、発振回路９ａの発振出力を
クロックとするカウンタ９ｂの４ビツトの出力をデコー
ダ９Ｃでデコードし、その出力Ｙｏと発振回路９ａの出
力をアンドデートＡ１で論理積を取ってＰＥ信号を作成
し、また出力Ｙ。の反転信号と発振回路９ａの出力をア
ンドデー）Ａ２で論理積を取ってシフトクロック信号Ｃ
Ｌを作成し、更に発振回路９ａの出力をクロックとする
ラッチ回路９ｄでデコーグ９ｃの出力Ｙ、を保持し、そ
のＱ出力で出力許可信号ＯＣを作成し、更に出力許可信
号ＯＣを積分回路９ｅとバッフ７９ｇとコンデンサＣと
バッファ９ｆとを通して書込信号ＷＲを作成し、更にカ
ウンタ９ｂの４桁目の信号をクロックするカツンタ９ｈ
によりアドレスデータを作成するようになっている。尚
カウンタ９ｂのリセット信号はデコーダ９ｃの出力Ｙ９
により得ている。
第１０図はシフトレジスタ８の具体回路を示しており、
このシフトレジスタ８はＰＥ信号により並列人力ＩＰ
Ｉ 、〜ＰＩ７に設けた３ステートバツフアｔｂ＋ ＋
〜ｔｂ＋ ７をオンさせ、ラッチ回路１゜〜１７に並列
入力端Ｐ１．−ＰＩ７がら入力する表示データＤを保持
させ、ラッチ回路１７のＱ出力を直列出力端ＳＯより出
力させる。次いでＰＥ信号が”Ｌ″なると、３ステート
バツフアｔｂ２１− ｔｂ２７をオンさせ、各ラッチ回
路１゜〜１６の出力を隣のビットのラッチ回路１１〜１
７へ出力し、シフトクロック信号ＣＬの立ち上がりによ
りラッチ回路１１〜１７に保持させて直列出力ｉｓｏか
らの出力データを１ビットシフトしたデータとする。同
時にラッチ回路１゜に並列入力ｊｌＰ１．に入力するデ
ータを保持させる。そして出力許可信号ＯＣにより３ス
テートバッファｔｂ３ｏ−ｔｂ＊、をオンさせラッチ回
路１゜〜１７の出力を並列出力端ＰＯ，−ＰＯ，より出
力させ、この出力期間中に書込信号ＷＲによりＶＲＡＭ
２に出力データを書込むのである。表示装置７は表示信
号をシフトレジスタ７ｄにシフトクロック信号により１
ビツトずつシフトさせながら入力し、各シフトレジスタ
の並列出力をラッチ回路７ｃに夫々入力してラッチクロ
ックにより保持し 、デコーダ７ｂでデコードされたア
ドレスデータで指定された位置の表示画面７ａの画素を
駆動するのである。
このシフトレジスタ８はＰＥ信号により並列人力ＩＰ
Ｉ 、〜ＰＩ７に設けた３ステートバツフアｔｂ＋ ＋
〜ｔｂ＋ ７をオンさせ、ラッチ回路１゜〜１７に並列
入力端Ｐ１．−ＰＩ７がら入力する表示データＤを保持
させ、ラッチ回路１７のＱ出力を直列出力端ＳＯより出
力させる。次いでＰＥ信号が”Ｌ″なると、３ステート
バツフアｔｂ２１− ｔｂ２７をオンさせ、各ラッチ回
路１゜〜１６の出力を隣のビットのラッチ回路１１〜１
７へ出力し、シフトクロック信号ＣＬの立ち上がりによ
りラッチ回路１１〜１７に保持させて直列出力ｉｓｏか
らの出力データを１ビットシフトしたデータとする。同
時にラッチ回路１゜に並列入力ｊｌＰ１．に入力するデ
ータを保持させる。そして出力許可信号ＯＣにより３ス
テートバッファｔｂ３ｏ−ｔｂ＊、をオンさせラッチ回
路１゜〜１７の出力を並列出力端ＰＯ，−ＰＯ，より出
力させ、この出力期間中に書込信号ＷＲによりＶＲＡＭ
２に出力データを書込むのである。表示装置７は表示信
号をシフトレジスタ７ｄにシフトクロック信号により１
ビツトずつシフトさせながら入力し、各シフトレジスタ
の並列出力をラッチ回路７ｃに夫々入力してラッチクロ
ックにより保持し 、デコーダ７ｂでデコードされたア
ドレスデータで指定された位置の表示画面７ａの画素を
駆動するのである。
［発明の効果］
本発明は上述のように構成しているから従来の回路に小
規模の回路を付加するだけで、大画面でも高速スクロー
ルが行えることが可能となり、その上安価に実現でき、
しかもＣＰ Ｕがビットシフ 。
規模の回路を付加するだけで、大画面でも高速スクロー
ルが行えることが可能となり、その上安価に実現でき、
しかもＣＰ Ｕがビットシフ 。
ト等の繰作を行わなくても良いので、ＣＰＵの負担が軽
減され、スクロール以外の色々な効果的な表示を行い易
くなるという効果が有る。
減され、スクロール以外の色々な効果的な表示を行い易
くなるという効果が有る。
第１図は本発明の実施例１の回路構成図、第２図は同上
の制御回路の具体回路図、第３図は同上の動作説明用の
タイムチャート、第４図は本発明の実施例２の回路構成
図、第５図は同上の出力制御回路の具体回路図、第６図
は同上の動作説明用のタイムチャート、第７図は本発明
の実施例２の回路構成図、第８図は同上の制御回路の具
体回路図、第９図は同上の動作説明用のタイムチャート
。 第１０図は同上のシフトレジスタの具体回路図、第１１
図は同上使用の表示装置の回路構成図、第１２図は従来
例の回路構成図、第１３図は同上の動作説明図、第１／
１．図は同上の表示装置の回路構成図である。 １・・・ＣＰＵ、２・・・ＶＲＡＭ、３・・・８ビツト
ラッチ回路、４・・・ラッチ回路、５，６．９・・・制
御回路、７・・・表示装置、８・・・シフトレジスタで
ある。 代理人 弁理士 石 １）長 七 第１図 第２図 ０．００−〇 の に １辰θＷ 噸や 手続補正書（自発） 昭和６２年９月２６日
の制御回路の具体回路図、第３図は同上の動作説明用の
タイムチャート、第４図は本発明の実施例２の回路構成
図、第５図は同上の出力制御回路の具体回路図、第６図
は同上の動作説明用のタイムチャート、第７図は本発明
の実施例２の回路構成図、第８図は同上の制御回路の具
体回路図、第９図は同上の動作説明用のタイムチャート
。 第１０図は同上のシフトレジスタの具体回路図、第１１
図は同上使用の表示装置の回路構成図、第１２図は従来
例の回路構成図、第１３図は同上の動作説明図、第１／
１．図は同上の表示装置の回路構成図である。 １・・・ＣＰＵ、２・・・ＶＲＡＭ、３・・・８ビツト
ラッチ回路、４・・・ラッチ回路、５，６．９・・・制
御回路、７・・・表示装置、８・・・シフトレジスタで
ある。 代理人 弁理士 石 １）長 七 第１図 第２図 ０．００−〇 の に １辰θＷ 噸や 手続補正書（自発） 昭和６２年９月２６日
Claims (3)
- （１）表示メモリの入出力端と第１のラッチ回路の出力
端とをビット対応させて接続するとともに、表示メモリ
の各ビットの入出力端を１ビット同じ方向にシフトさせ
た隣のビットに対応する第１のラッチ回路の入力端に接
続し且つシフト方向に対応するビットが無い端の表示メ
モリのビットの入出力端を第２のラッチ回路を介して第
１のラッチ回路の反対側の端のビットの入力端に接続し
、表示メモリの表示データを順次呼び出すと同時に各ラ
ッチ回路に保持信号を与えた後、第１のラッチ回路の出
力を表示メモリに書き込む制御回路を備えたことを特徴
とする表示装置の表示制御回路。 - （２）表示メモリから表示データを読み出すと同時に該
表示データを表示装置の表示信号とすることを特徴とす
る特許請求の範囲第１項記載の表示装置の表示制御回路
。 - （３）表示メモリの入出力端子をシフトレジスタの並列
入力端に接続し、該シフトレジスタの並列出力端を表示
メモリの入出力端に接続し、順次表示メモリから表示デ
ータを読み出すと同時にシフトレジスタに表示データを
保持させて表示データのビット数だけシフトレジスタに
シフトクロックを与えシフトレジスタの直列信号を表示
信号として出力させ且つ１番目のシフトクロックを与え
た時点でシフトレジスタの並列出力を表示メモリに書き
込ませる制御回路を備えたことを特徴とする表示装置の
表示制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61281423A JPH0693183B2 (ja) | 1986-11-26 | 1986-11-26 | 表示装置の表示制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61281423A JPH0693183B2 (ja) | 1986-11-26 | 1986-11-26 | 表示装置の表示制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63133192A true JPS63133192A (ja) | 1988-06-04 |
| JPH0693183B2 JPH0693183B2 (ja) | 1994-11-16 |
Family
ID=17638955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61281423A Expired - Lifetime JPH0693183B2 (ja) | 1986-11-26 | 1986-11-26 | 表示装置の表示制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0693183B2 (ja) |
-
1986
- 1986-11-26 JP JP61281423A patent/JPH0693183B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0693183B2 (ja) | 1994-11-16 |
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