JPS63142869A - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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- JPS63142869A JPS63142869A JP61290860A JP29086086A JPS63142869A JP S63142869 A JPS63142869 A JP S63142869A JP 61290860 A JP61290860 A JP 61290860A JP 29086086 A JP29086086 A JP 29086086A JP S63142869 A JPS63142869 A JP S63142869A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は不揮発性半導体記憶装置及びその製造方法に関
し、特に浮遊ゲートを有するＭＩＳ電界効果トランジス
タからなり浮遊ゲートにファウラー・ノルドハイム・ト
ンネリング（ＦｏｗｌｅｒＮｏｒｄｈｅｉｍ Ｔｕｎｎ
ｅｌｉｎｇ）による電子注入電子注出をすることで電気
的書き込み消去を行なうＥＥＰＲＯＭ （Ｅｌｅｃｔｒ
ｉｃａｌ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍａｂｌｅ
ＲＯＭ）に関する。
し、特に浮遊ゲートを有するＭＩＳ電界効果トランジス
タからなり浮遊ゲートにファウラー・ノルドハイム・ト
ンネリング（ＦｏｗｌｅｒＮｏｒｄｈｅｉｍ Ｔｕｎｎ
ｅｌｉｎｇ）による電子注入電子注出をすることで電気
的書き込み消去を行なうＥＥＰＲＯＭ （Ｅｌｅｃｔｒ
ｉｃａｌ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍａｂｌｅ
ＲＯＭ）に関する。
第５図（ａ）、（ｂ）に従来のファウラー・ノルドハイ
ム・トンネリングによる電子注入注出法を用いるｎ−ｃ
ｈ −ＥＥＰＲＯＭメモリトランジスタの平面図とＤ
−Ｄ′線断面図を示す。
ム・トンネリングによる電子注入注出法を用いるｎ−ｃ
ｈ −ＥＥＰＲＯＭメモリトランジスタの平面図とＤ
−Ｄ′線断面図を示す。
第５図（ａ）、（ｂ）において、１はＰ・型半導体基板
、４は選択用トランジスタのドレイン領域、３は選択用
トランジスタのソース領域並びにメモリトランジスタの
ドレイン領域、２はメモリトランジスタのソース領域、
８は選択ゲート、５は第１のゲート酸化膜、１０はＩ〜
ンネル用の薄い第２のゲート酸化膜、１８は浮遊ゲート
、１４は第３のゲート酸化膜、１５は制御ゲートである
。
、４は選択用トランジスタのドレイン領域、３は選択用
トランジスタのソース領域並びにメモリトランジスタの
ドレイン領域、２はメモリトランジスタのソース領域、
８は選択ゲート、５は第１のゲート酸化膜、１０はＩ〜
ンネル用の薄い第２のゲート酸化膜、１８は浮遊ゲート
、１４は第３のゲート酸化膜、１５は制御ゲートである
。
メモリトランジスタの各電極は第６図に示す様に容量結
合している。第６図において、Ｃ３は浮遊ゲート１８と
制御ゲート１５間容量、Ｃ２は浮遊ゲート１８とドレイ
ン領域３間の約１００人程度の薄い第２のゲート酸化膜
１０部の容量、ＣＦＤは浮遊ゲート１８とドレイン領域
３間のＣ２以外のオーバーラツプ容量、Ｃ１は浮遊ゲー
ト１８と半導体基板１間の容量、ＣＦＳは浮遊ゲート１
８とソース領域２間のオーバーラツプ容量を示す。
合している。第６図において、Ｃ３は浮遊ゲート１８と
制御ゲート１５間容量、Ｃ２は浮遊ゲート１８とドレイ
ン領域３間の約１００人程度の薄い第２のゲート酸化膜
１０部の容量、ＣＦＤは浮遊ゲート１８とドレイン領域
３間のＣ２以外のオーバーラツプ容量、Ｃ１は浮遊ゲー
ト１８と半導体基板１間の容量、ＣＦＳは浮遊ゲート１
８とソース領域２間のオーバーラツプ容量を示す。
ｌ、１ζき込み動作は制御ゲート１５、ソース領域２、
Ｐ型半導体基板１を接地し選択ゲート８と選択用トラン
ジスタのドレイン領域４に正の高電圧（例えば約２０Ｖ
）を印加することにより前述した容量結合から薄い第２
のゲート酸化膜１０に電界を集中させ、ファウラー・ノ
ルドハイム・Ｉ−ンネリングにより電子が浮遊ゲート１
８からドレイン領域３に注出されることによってなされ
る。電子の注出は結県的に、浮遊ゲート１８に正の電荷
を蓄積させメモリトランジスタのしきい値を低■させる
いわゆるデプレッション動作を行なわせる。
Ｐ型半導体基板１を接地し選択ゲート８と選択用トラン
ジスタのドレイン領域４に正の高電圧（例えば約２０Ｖ
）を印加することにより前述した容量結合から薄い第２
のゲート酸化膜１０に電界を集中させ、ファウラー・ノ
ルドハイム・Ｉ−ンネリングにより電子が浮遊ゲート１
８からドレイン領域３に注出されることによってなされ
る。電子の注出は結県的に、浮遊ゲート１８に正の電荷
を蓄積させメモリトランジスタのしきい値を低■させる
いわゆるデプレッション動作を行なわせる。
消去動作はＰ型半導体基板ｌを接地し、選択ゲー１−８
に正の高電圧（例えば約２０Ｖ）を印加して選択用１〜
ランジスアのドレイン領域４を接地するかあるいは、ソ
ース領域２を接地して制御ゲート１５に正の高電圧（例
えば約２０Ｖ）を印加することにより容量結合から薄い
第２ゲート酸化膜１０に電界き集中させる。この場合電
界の向きは書き込み動作と逆方向で、電子はドレイン領
域３から浮遊ゲート１８に注入される。その結果、浮遊
ゲート１８は負の電荷が蓄積されメモリトランジスタの
しきい値は高くなる。書き込み情報の読み出しは選択用
トランジスタを選択し制御グー１−電圧を適当に設定し
、メモリトランジスタのオン、オフを判断することでな
される。
に正の高電圧（例えば約２０Ｖ）を印加して選択用１〜
ランジスアのドレイン領域４を接地するかあるいは、ソ
ース領域２を接地して制御ゲート１５に正の高電圧（例
えば約２０Ｖ）を印加することにより容量結合から薄い
第２ゲート酸化膜１０に電界き集中させる。この場合電
界の向きは書き込み動作と逆方向で、電子はドレイン領
域３から浮遊ゲート１８に注入される。その結果、浮遊
ゲート１８は負の電荷が蓄積されメモリトランジスタの
しきい値は高くなる。書き込み情報の読み出しは選択用
トランジスタを選択し制御グー１−電圧を適当に設定し
、メモリトランジスタのオン、オフを判断することでな
される。
メモリトランジスタの書き込み消去は前述した様に、薄
い第２ゲート酸化膜１０に効率よく安定に電界を集中す
ることによりなされ、電荷移動が速く安定した特性が得
られる。書き込み動作は浮遊ゲート１８中の電荷Ｑｐが
負の状態から電子を注出しＱｐを正の状態にし、消去動
作は逆に正の状態から浮遊ゲート１８に電子を注入して
Ｑｐを負の状態にする。書き込んだ状態と消去した状態
との遷移状態であるＱｐが零近傍で薄い第２ゲート酸化
膜１０にかかる電界Ｅｗは書き込み時にはｔ２ ｃ、
十ｃ２＋Ｃ，＋Ｃ，Ｄ＋Ｃ，５・・・（＋＞ で表わされる。ここでｔ２は薄い第２ゲート酸化１模１
０の膜厚、■ｏはドレインに印加される高電圧である。
い第２ゲート酸化膜１０に効率よく安定に電界を集中す
ることによりなされ、電荷移動が速く安定した特性が得
られる。書き込み動作は浮遊ゲート１８中の電荷Ｑｐが
負の状態から電子を注出しＱｐを正の状態にし、消去動
作は逆に正の状態から浮遊ゲート１８に電子を注入して
Ｑｐを負の状態にする。書き込んだ状態と消去した状態
との遷移状態であるＱｐが零近傍で薄い第２ゲート酸化
膜１０にかかる電界Ｅｗは書き込み時にはｔ２ ｃ、
十ｃ２＋Ｃ，＋Ｃ，Ｄ＋Ｃ，５・・・（＋＞ で表わされる。ここでｔ２は薄い第２ゲート酸化１模１
０の膜厚、■ｏはドレインに印加される高電圧である。
消去時に薄い第２ゲート酸化膜にかかる電界ＥＥは
・・・（２）
で表わされる。ここでＶＣ（Ｉは制御ゲート１５に印加
する正の高電圧である。
する正の高電圧である。
書き込み、消去速度を速めるにはＥＷＩ、Ｅｌ！を大き
くすることにより実現でき、書き込み消去特性の安定性
はＥｗ 、ＥＥのばらつきをおさえることで実現できる
。
くすることにより実現でき、書き込み消去特性の安定性
はＥｗ 、ＥＥのばらつきをおさえることで実現できる
。
（１） 、 （２）式かられかる様にＣＦＤはＥＶ、Ｅ
Ｅを悪く（小さく）する要素として寄与するが従来の不
揮発性半導体記憶装置によれば以下に示す様な目ずれマ
ージンのため大きくならざるを得ない。
Ｅを悪く（小さく）する要素として寄与するが従来の不
揮発性半導体記憶装置によれば以下に示す様な目ずれマ
ージンのため大きくならざるを得ない。
まず、薄い第２のゲート酸化膜１０部面積が変動しない
様薄い第２ゲート酸化膜１０部と、ドレイン領域３とチ
ャネル部境界及び浮遊ゲート端とには各々第５図（ａ）
に示すｅｌ、１２の目ずれマージンが必要である。また
、絶縁分離用フィールド酸化膜と活性領域の境界はホワ
イトリボン（ナイトライドリボン）やシリコン面の突形
状（ノツチ）等その部位に形成した薄い酸化膜の特性を
悪くする要素が多く、したがって薄い第２のゲート酸化
膜１０がフィールド酸化膜と活性領域との境界にかから
ない様に目ずれマージン１３をとる必要がある。この様
に従来技術によれば浮遊ゲート・ソース領域間容量ＣＰ
Ｄは大きくならざるを得ない。さらにメモリトランジス
タのドレイン領域３は浮遊ゲート１８に対して自己整合
的に形成されていないため、そのオーバラップ面積は目
ずれによる製造ばらつきを有する。
様薄い第２ゲート酸化膜１０部と、ドレイン領域３とチ
ャネル部境界及び浮遊ゲート端とには各々第５図（ａ）
に示すｅｌ、１２の目ずれマージンが必要である。また
、絶縁分離用フィールド酸化膜と活性領域の境界はホワ
イトリボン（ナイトライドリボン）やシリコン面の突形
状（ノツチ）等その部位に形成した薄い酸化膜の特性を
悪くする要素が多く、したがって薄い第２のゲート酸化
膜１０がフィールド酸化膜と活性領域との境界にかから
ない様に目ずれマージン１３をとる必要がある。この様
に従来技術によれば浮遊ゲート・ソース領域間容量ＣＰ
Ｄは大きくならざるを得ない。さらにメモリトランジス
タのドレイン領域３は浮遊ゲート１８に対して自己整合
的に形成されていないため、そのオーバラップ面積は目
ずれによる製造ばらつきを有する。
これらの特性の不利、不安定性を解消する手法としては
浮遊ゲート・制御ゲート間容量Ｃ５を十分に大きくする
しかなく、このためには浮遊ゲート１８と制御ゲート１
５間面積が大きくなりセル面積が大きくならざるを得な
い。
浮遊ゲート・制御ゲート間容量Ｃ５を十分に大きくする
しかなく、このためには浮遊ゲート１８と制御ゲート１
５間面積が大きくなりセル面積が大きくならざるを得な
い。
以上述べた様に従来の不揮発性半導体記憶装置において
は、ＣＦＤが大きいために特性の不利・不安定性が大き
く、さらにセル面積の縮小が困難であり、メモリ容量の
大容量化、チ・ツブサイズ縮小によるコストダウン等が
むずかしいという大きな欠点があった。
は、ＣＦＤが大きいために特性の不利・不安定性が大き
く、さらにセル面積の縮小が困難であり、メモリ容量の
大容量化、チ・ツブサイズ縮小によるコストダウン等が
むずかしいという大きな欠点があった。
本発明の目的は、上記欠点を除去し、浮遊ゲート・ドレ
イン領域間容量を小さくし、セル面積が小さくかつメモ
リ容量の大きな不揮発性半導体記憶装置及びその製造方
法を提供することにある。
イン領域間容量を小さくし、セル面積が小さくかつメモ
リ容量の大きな不揮発性半導体記憶装置及びその製造方
法を提供することにある。
］問題点を解決するための手段〕
第１の発明の不揮発性半導体記憶装置は、一導電型半導
体基板の主表面近傍に設けられた逆導電型のソース及び
ドレイン領域と、このソース及びドレイン領域間の半導
体基板上に第１のゲート絶縁膜を介して形成されかつ前
記ドレイン領域の少くとも一部の領域上で薄い第２のゲ
ート絶縁膜を介してドレイン領域と対向するが如く形成
された浮遊ゲートと、この浮遊ゲート上に第３のゲート
絶縁膜を介して形成された制御ゲートとを含んで構成さ
れるメモリ機能を有する第１のＭＩＳ電界効果トランジ
スタと、前記半導体基板に設けられた逆導電型のソース
及びドレイン領域と、このソース及びドレイン領域間の
半導体基板上にゲート絶縁膜を介して形成された選択ゲ
ートとを含んで構成される選択機能を有する第２のＭＩ
Ｓ電界効果トランジスタとからなるメモリセルを含む不
揮発性半導体記憶装置であって、前記浮遊ゲートが第１
の多結晶シリコン層と第１の多結晶シリコン層上に絶縁
膜を介して配置されすくなくとも一部の領域で前記第１
の多結晶シリコン層と接続された第２の多結晶シリコン
層からなり、前記第１のＭＩＳ電界効果トランジスタの
ドレイン領域が前記選択ゲートと前記浮遊ゲートの第１
の多結晶シリコン層間で両ゲートに自己整合的に形成さ
れ、このドレイン領域の少くとも一部の領域で前記選択
ゲートと前記浮遊ゲートの第１の多結晶シリコン層とに
自己整合的に前記第２のゲート絶縁膜領域が形成され、
前記浮遊ゲートの第２の多結晶シリコン層が前記第２の
ゲート絶縁膜を覆うと共に絶縁膜を介して前記選択ゲー
ト上の少くとも一部の領域上まで延在しているものであ
る。
体基板の主表面近傍に設けられた逆導電型のソース及び
ドレイン領域と、このソース及びドレイン領域間の半導
体基板上に第１のゲート絶縁膜を介して形成されかつ前
記ドレイン領域の少くとも一部の領域上で薄い第２のゲ
ート絶縁膜を介してドレイン領域と対向するが如く形成
された浮遊ゲートと、この浮遊ゲート上に第３のゲート
絶縁膜を介して形成された制御ゲートとを含んで構成さ
れるメモリ機能を有する第１のＭＩＳ電界効果トランジ
スタと、前記半導体基板に設けられた逆導電型のソース
及びドレイン領域と、このソース及びドレイン領域間の
半導体基板上にゲート絶縁膜を介して形成された選択ゲ
ートとを含んで構成される選択機能を有する第２のＭＩ
Ｓ電界効果トランジスタとからなるメモリセルを含む不
揮発性半導体記憶装置であって、前記浮遊ゲートが第１
の多結晶シリコン層と第１の多結晶シリコン層上に絶縁
膜を介して配置されすくなくとも一部の領域で前記第１
の多結晶シリコン層と接続された第２の多結晶シリコン
層からなり、前記第１のＭＩＳ電界効果トランジスタの
ドレイン領域が前記選択ゲートと前記浮遊ゲートの第１
の多結晶シリコン層間で両ゲートに自己整合的に形成さ
れ、このドレイン領域の少くとも一部の領域で前記選択
ゲートと前記浮遊ゲートの第１の多結晶シリコン層とに
自己整合的に前記第２のゲート絶縁膜領域が形成され、
前記浮遊ゲートの第２の多結晶シリコン層が前記第２の
ゲート絶縁膜を覆うと共に絶縁膜を介して前記選択ゲー
ト上の少くとも一部の領域上まで延在しているものであ
る。
第２の発明の不揮発性半導体記憶装置の製造方法は、一
導電型半導体基板上に絶縁分離用フィールド絶縁膜を形
成する工程と、前記半導体基板上の活性領域に第１のゲ
ート絶縁膜を形成したのちこの第１のゲート絶縁膜及び
前記フィールド絶縁股上に第１の多結晶シリコン層及び
第１の絶縁膜層を逐次成長させパターニングして浮遊ゲ
ート用の第１の多結晶シリコン層及び選択ゲートを形成
する工程と、前記第１の多結晶シリコン層及び選択ゲー
トに自己整合的にメモリ用Ｉ・ランジスタのドレイン・
ソース領域及び選択用１〜ランジスタのドレイン領域を
形成する工程と、全面に第２の絶縁膜層を成長させたの
ち異方性エツチング法でエツチングすることにより前記
の第１の多結晶シリコン層側壁及び前記選択ゲート側壁
に第２の絶縁膜を残す工程と、側壁に第２の絶縁膜が形
成された前記第１の多結晶シリコン層と選択ゲーＩ・間
の前記メモリ用トランジスタのドレイン領域上に自己整
合的に第２のゲート絶縁膜を形成する工程と、前記第１
の多結晶シリコン層上の前記第１の絶縁膜に接続孔を開
孔する工程と、全面に多結晶シリコン層を成長させてバ
ターニングし、前記接続孔で前記第１の多結晶シリコン
層と接続し、前記第２のゲート絶縁膜をおおいかつ前記
第１の絶縁膜を介して前記選択ゲートの少くとも一部の
領域上に延在する浮遊ゲート用の第２の多結晶シリコン
層を形成する工程と、この第２の多結晶シリコン層上に
第３のゲート絶縁膜を介して制御ゲートを形する工程と
を含んで構成される。
導電型半導体基板上に絶縁分離用フィールド絶縁膜を形
成する工程と、前記半導体基板上の活性領域に第１のゲ
ート絶縁膜を形成したのちこの第１のゲート絶縁膜及び
前記フィールド絶縁股上に第１の多結晶シリコン層及び
第１の絶縁膜層を逐次成長させパターニングして浮遊ゲ
ート用の第１の多結晶シリコン層及び選択ゲートを形成
する工程と、前記第１の多結晶シリコン層及び選択ゲー
トに自己整合的にメモリ用Ｉ・ランジスタのドレイン・
ソース領域及び選択用１〜ランジスタのドレイン領域を
形成する工程と、全面に第２の絶縁膜層を成長させたの
ち異方性エツチング法でエツチングすることにより前記
の第１の多結晶シリコン層側壁及び前記選択ゲート側壁
に第２の絶縁膜を残す工程と、側壁に第２の絶縁膜が形
成された前記第１の多結晶シリコン層と選択ゲーＩ・間
の前記メモリ用トランジスタのドレイン領域上に自己整
合的に第２のゲート絶縁膜を形成する工程と、前記第１
の多結晶シリコン層上の前記第１の絶縁膜に接続孔を開
孔する工程と、全面に多結晶シリコン層を成長させてバ
ターニングし、前記接続孔で前記第１の多結晶シリコン
層と接続し、前記第２のゲート絶縁膜をおおいかつ前記
第１の絶縁膜を介して前記選択ゲートの少くとも一部の
領域上に延在する浮遊ゲート用の第２の多結晶シリコン
層を形成する工程と、この第２の多結晶シリコン層上に
第３のゲート絶縁膜を介して制御ゲートを形する工程と
を含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ＞、（ｂ）、（ｃ）は第１の発明の不揮発性
半導体装置の第１の実施例の平面図、ＡＡ ’線拡大断
面図及びＢ−Ｂ’線拡大断面図である。
半導体装置の第１の実施例の平面図、ＡＡ ’線拡大断
面図及びＢ−Ｂ’線拡大断面図である。
第１図（ａ＞、（ｂ）、（ｃ）においてＰ型半導体基板
１上には、メモリ用トランジスタのＮ型のソース領域２
とドレイン領域３と選択用トランジスタのドレイン領域
４が形成されており、ソース領域２とドレイン領域３間
のＰ型半導体基板１上には厚さ約５００人の第１のゲー
ト酸化膜５を介して浮遊ゲートを構成する第１の多結晶
シリコン層６が形成され、ドレイン領域３と選択用トラ
ンジスタのドレイン領域４間のＰ型半導体基板１上には
厚さ約５００人の選択用Ｉ−ランジスタのゲート酸化膜
７を介して選択ゲート８が形成されている。ドレイン領
域３は浮遊ゲートの第１の多結晶シリコン層６及び選択
ゲート８に自己整合的に形成されている。
１上には、メモリ用トランジスタのＮ型のソース領域２
とドレイン領域３と選択用トランジスタのドレイン領域
４が形成されており、ソース領域２とドレイン領域３間
のＰ型半導体基板１上には厚さ約５００人の第１のゲー
ト酸化膜５を介して浮遊ゲートを構成する第１の多結晶
シリコン層６が形成され、ドレイン領域３と選択用トラ
ンジスタのドレイン領域４間のＰ型半導体基板１上には
厚さ約５００人の選択用Ｉ−ランジスタのゲート酸化膜
７を介して選択ゲート８が形成されている。ドレイン領
域３は浮遊ゲートの第１の多結晶シリコン層６及び選択
ゲート８に自己整合的に形成されている。
ドレイン領域３上には絶縁分離用フィールド酸化ＰＩｉ
、９端からは目ずれマージンｅ３だけはなれ、第１の多
結晶シリコン層６及び選択ゲー１−８に自己整合的に決
定される領域に厚さ約１００人の第２のゲート酸化膜１
０が形成されている。そして、第１の多結晶シリコン層
６−ヒには厚さ２０００〜６０００人の窒化膜１１が形
成されその上に接続部１２で第１の多結晶シリコン層６
と接続された浮遊ゲートの第２の多結晶シリコン層１３
が形成されている。そしてこの第２の多結晶シリコン層
１３は、第２のゲート酸化膜１０をおおい、窒化Ｈ，１
１を介して選択ゲート８上にまで延在している。更に、
第２の多結晶シリコン層１３上には厚さ約５００人の第
３のゲート酸化膜１４が形成され、その上に制御ゲート
１５が形成されている。
、９端からは目ずれマージンｅ３だけはなれ、第１の多
結晶シリコン層６及び選択ゲー１−８に自己整合的に決
定される領域に厚さ約１００人の第２のゲート酸化膜１
０が形成されている。そして、第１の多結晶シリコン層
６−ヒには厚さ２０００〜６０００人の窒化膜１１が形
成されその上に接続部１２で第１の多結晶シリコン層６
と接続された浮遊ゲートの第２の多結晶シリコン層１３
が形成されている。そしてこの第２の多結晶シリコン層
１３は、第２のゲート酸化膜１０をおおい、窒化Ｈ，１
１を介して選択ゲート８上にまで延在している。更に、
第２の多結晶シリコン層１３上には厚さ約５００人の第
３のゲート酸化膜１４が形成され、その上に制御ゲート
１５が形成されている。
このように構成された第１の実施例においては、ドレイ
ン領域３と第２のゲート酸化［１０がともに浮遊ゲート
の第１の多結晶シリコン層６と選択ゲート８に自己整合
的に形成されているため、第５図（ａ＞に示したように
、従来、必要であった目ずれマージンｔ２＋、ｔ２２は
全く必要なくなり、浮遊ゲート・ドレイン領域間容量ｃ
ｐｏを従来の２５〜５０％にまで小さくすることができ
る。また、浮遊ゲートの第２の多結晶シリコン層１３が
選択ゲート８上にまで延在しているため、ドレイン領域
と浮遊ゲートのオーバーラツプ容量ＣＦＤの目ずれによ
る製造ばらつきは全くなくなり、さらに従来浮遊ゲート
・制御ゲート間容量Ｃ３すなわち、浮遊ゲート・制御ゲ
ート間対向面積に全く寄与することのできなかった選択
ゲート８上でも浮遊ゲートの第２の多結晶シリコン層１
３と選択ゲート８が対向できるためＣ３を大きくするこ
とが可能となり、高速かつ安定な書込消去特性が得られ
る。
ン領域３と第２のゲート酸化［１０がともに浮遊ゲート
の第１の多結晶シリコン層６と選択ゲート８に自己整合
的に形成されているため、第５図（ａ＞に示したように
、従来、必要であった目ずれマージンｔ２＋、ｔ２２は
全く必要なくなり、浮遊ゲート・ドレイン領域間容量ｃ
ｐｏを従来の２５〜５０％にまで小さくすることができ
る。また、浮遊ゲートの第２の多結晶シリコン層１３が
選択ゲート８上にまで延在しているため、ドレイン領域
と浮遊ゲートのオーバーラツプ容量ＣＦＤの目ずれによ
る製造ばらつきは全くなくなり、さらに従来浮遊ゲート
・制御ゲート間容量Ｃ３すなわち、浮遊ゲート・制御ゲ
ート間対向面積に全く寄与することのできなかった選択
ゲート８上でも浮遊ゲートの第２の多結晶シリコン層１
３と選択ゲート８が対向できるためＣ３を大きくするこ
とが可能となり、高速かつ安定な書込消去特性が得られ
る。
第２図（ａ）、（ｂ）は第１の発明の不揮発性半導体記
憶装置の第２の実施例の平面図及びＣ−Ｃ′線拡大断面
図である。Ｂ−Ｂ’線拡大断面図は第１図（Ｃ）に示し
た第１の実施例と何ら異なる所はない。
憶装置の第２の実施例の平面図及びＣ−Ｃ′線拡大断面
図である。Ｂ−Ｂ’線拡大断面図は第１図（Ｃ）に示し
た第１の実施例と何ら異なる所はない。
第２図（ａ）、（ｂ）において、浮遊ゲートの第２の多
結晶シリコン層１３はドレイン領域３上で絶縁分離用フ
ィールド酸化膜９端から２．の目ずれマージンをとって
バターニングしである。第２のゲート酸化膜１０の領域
は第１の多結晶シリコン層６と選択ゲート８と、さらに
ドレイン領域３上の浮遊ゲートの第２の多結晶シリコン
層１３の幅とに自己整合的に決定されている。
結晶シリコン層１３はドレイン領域３上で絶縁分離用フ
ィールド酸化膜９端から２．の目ずれマージンをとって
バターニングしである。第２のゲート酸化膜１０の領域
は第１の多結晶シリコン層６と選択ゲート８と、さらに
ドレイン領域３上の浮遊ゲートの第２の多結晶シリコン
層１３の幅とに自己整合的に決定されている。
この様に構成された第２の実施例においては、ドレイン
領域３と第２のゲート酸化膜１０がともに浮遊ゲーｌ〜
の第１の多結晶シリコン層６と選択ゲート８に自己整合
的に形成されているため、従来必要であった目ずれマー
ジンｅ１．ｅ２は全く必要なくなり、さらに第２のゲー
ト酸化膜１０の領域はドレイン領域３上の第２の多結晶
シリコン層１３の幅に自己整合されてい・・るため、浮
遊ゲート・ドレイン間容量はＣ２だけでＣＦＤをなくす
ことができる。また第２の多結晶シリコン層１３が選択
ゲート８上にまで延在しているため従来Ｃ３に全く寄与
することができなかった選択ゲート８上でも、第２の多
結晶シリコン層１３と選択ゲー１−８が対向できるため
、Ｃ９を大きくすることが可能となり高速かつ安定な書
込消去特性が得られる。
領域３と第２のゲート酸化膜１０がともに浮遊ゲーｌ〜
の第１の多結晶シリコン層６と選択ゲート８に自己整合
的に形成されているため、従来必要であった目ずれマー
ジンｅ１．ｅ２は全く必要なくなり、さらに第２のゲー
ト酸化膜１０の領域はドレイン領域３上の第２の多結晶
シリコン層１３の幅に自己整合されてい・・るため、浮
遊ゲート・ドレイン間容量はＣ２だけでＣＦＤをなくす
ことができる。また第２の多結晶シリコン層１３が選択
ゲート８上にまで延在しているため従来Ｃ３に全く寄与
することができなかった選択ゲート８上でも、第２の多
結晶シリコン層１３と選択ゲー１−８が対向できるため
、Ｃ９を大きくすることが可能となり高速かつ安定な書
込消去特性が得られる。
第３図（ａ）〜（ｄ）及び第４図は第２の発明の不揮発
性半導体記憶装置の製造方法の一実施例を説明するため
の工程順に示した半導体チップの断面図であり、第３図
（ａ）〜（ｄ）は第１図（ａンのＢ−１３′線方向の断
面をまた第４図は第１図（ａ）のＡ−Ａ’線方向の断面
を示す。
性半導体記憶装置の製造方法の一実施例を説明するため
の工程順に示した半導体チップの断面図であり、第３図
（ａ）〜（ｄ）は第１図（ａンのＢ−１３′線方向の断
面をまた第４図は第１図（ａ）のＡ−Ａ’線方向の断面
を示す。
まず、第３図（ａ）に示す様にＰ型半導体基板１上に絶
縁分離用のフィールド絶縁膜９を形成した後、活性領域
上に熱酸化法により厚さ約５００人の第１のゲート酸化
膜５及び選択用トランジスタのター１−酸化膜７を形成
し、次に厚さ約・１０００人のｎ型不純物を導入した多
結晶シリコン層を成長させ続いて厚さ約５０００人の第
１の窒化膜１１を成長させたのち、ホＩ・リソグラフィ
工程により窒化膜、多結晶シリコン層をエツチングして
浮遊ゲートの第１の多結晶シリコン層６と選択ゲート８
を形成する。続いて＾Ｓをイオン注入してソース領域２
．ドレイン領域３及び選択用トランジスタのドレイン領
域４を第１の多結晶シリコン層６及び選択ゲート８に自
己整合的に形成する。
縁分離用のフィールド絶縁膜９を形成した後、活性領域
上に熱酸化法により厚さ約５００人の第１のゲート酸化
膜５及び選択用トランジスタのター１−酸化膜７を形成
し、次に厚さ約・１０００人のｎ型不純物を導入した多
結晶シリコン層を成長させ続いて厚さ約５０００人の第
１の窒化膜１１を成長させたのち、ホＩ・リソグラフィ
工程により窒化膜、多結晶シリコン層をエツチングして
浮遊ゲートの第１の多結晶シリコン層６と選択ゲート８
を形成する。続いて＾Ｓをイオン注入してソース領域２
．ドレイン領域３及び選択用トランジスタのドレイン領
域４を第１の多結晶シリコン層６及び選択ゲート８に自
己整合的に形成する。
次に、第３図（ｂ）に示す様に、全面に厚さ約５０００
人の第２の窒化膜１６を成長させる。
人の第２の窒化膜１６を成長させる。
次に、第３図（ｃ）に示す様に窒化膜を異方性エツチン
グ法でエツチングすることにより第１の多結晶シリコン
層６の側壁と選択ゲー１〜８の側壁に厚さ約５０００人
の第２の窒化膜１６を残し上面に第１の窒化膜１１を厚
さ約２０００人程度残す。
グ法でエツチングすることにより第１の多結晶シリコン
層６の側壁と選択ゲー１〜８の側壁に厚さ約５０００人
の第２の窒化膜１６を残し上面に第１の窒化膜１１を厚
さ約２０００人程度残す。
次に、第３図（ｄ）及び第４図に示す様に、ドレイン領
域３上に熱酸化法により厚さ約５００〜１０００人の酸
化膜１７を形成したのち、ホトリソグラフィ工程により
酸化＠１７をバ・ソファード沸酸で絶縁分離用フィール
ド酸化膜９端から２゜のマージンをとって、また第１の
多結晶シリコン層６と選択ゲート８間では自己整合的に
エツチング除去する、次で、この酸化膜１７を除去した
部分に熱酸化法により厚さ約１００人の第２のター１−
酸化膜１０を形成する。続いて、ホトリソグラフィ工程
により窒１ヒ膜１１に浮遊ゲートの第１の多結晶シリコ
ン層６への接続孔１２を開孔したのち、厚さ約２０００
人のｎ型の多結晶シリコン層を成長させ、パターニング
して浮遊ゲートの第２の多結晶シリコン層１３を形成す
る。この時、この第２の多結晶シリコン層１３が接続孔
１２で浮遊ゲートの第１の多結晶シリコン層６と電気的
に接続し、ドレイン領域３と第２のゲート酸化膜１０を
介して対向し、選択ゲート８上にまで延在するように形
成する。選択ゲート８とは厚い窒化膜１１及び１６を介
して対向しているためこの間−の容量は無視できる。
域３上に熱酸化法により厚さ約５００〜１０００人の酸
化膜１７を形成したのち、ホトリソグラフィ工程により
酸化＠１７をバ・ソファード沸酸で絶縁分離用フィール
ド酸化膜９端から２゜のマージンをとって、また第１の
多結晶シリコン層６と選択ゲート８間では自己整合的に
エツチング除去する、次で、この酸化膜１７を除去した
部分に熱酸化法により厚さ約１００人の第２のター１−
酸化膜１０を形成する。続いて、ホトリソグラフィ工程
により窒１ヒ膜１１に浮遊ゲートの第１の多結晶シリコ
ン層６への接続孔１２を開孔したのち、厚さ約２０００
人のｎ型の多結晶シリコン層を成長させ、パターニング
して浮遊ゲートの第２の多結晶シリコン層１３を形成す
る。この時、この第２の多結晶シリコン層１３が接続孔
１２で浮遊ゲートの第１の多結晶シリコン層６と電気的
に接続し、ドレイン領域３と第２のゲート酸化膜１０を
介して対向し、選択ゲート８上にまで延在するように形
成する。選択ゲート８とは厚い窒化膜１１及び１６を介
して対向しているためこの間−の容量は無視できる。
以下、第１図（ａ）〜（ｃ）に示す様に、浮遊ゲートの
第２の多結晶シリコン層１３を熱酸化することにより第
３のゲート酸化膜１４を形成し、この上に厚さ約２００
０人のｎ型の多結晶シリコンを成長させパターニングし
て制御ゲート１５を形成する。
第２の多結晶シリコン層１３を熱酸化することにより第
３のゲート酸化膜１４を形成し、この上に厚さ約２００
０人のｎ型の多結晶シリコンを成長させパターニングし
て制御ゲート１５を形成する。
以上説明した様な第２の発明の一実施例においては、ド
レイン領域３が浮遊ゲートの第１の多結晶シリコン層６
と選択ゲート８に自己整合的に形成でき、第１の多結晶
シリコン層６及び選択ゲート８の上面を窒化膜１１．側
壁を窒化膜１６でおおうことにより、第２のゲート酸化
膜１０領域を第１の多結晶シリコン層６及び選択ゲート
８に自己整合的に形成できるため、従来必要であった目
ずれマージンｅ＋、（Ｚｚが不要となる。また、還択ゲ
ー１〜８の上面及び壁を厚い窒化膜１１及び１６でおお
うことにより、第１の多結晶シリコン層と電気的に接続
された浮遊ゲートの第２の多結晶シリコン層１３が選択
ゲート８上に延在することか可能となり、従来Ｃ３に寄
与することのできなかった選択ゲート上の領域で制御ゲ
ート１５と対向してＣ３に寄与することができる。
レイン領域３が浮遊ゲートの第１の多結晶シリコン層６
と選択ゲート８に自己整合的に形成でき、第１の多結晶
シリコン層６及び選択ゲート８の上面を窒化膜１１．側
壁を窒化膜１６でおおうことにより、第２のゲート酸化
膜１０領域を第１の多結晶シリコン層６及び選択ゲート
８に自己整合的に形成できるため、従来必要であった目
ずれマージンｅ＋、（Ｚｚが不要となる。また、還択ゲ
ー１〜８の上面及び壁を厚い窒化膜１１及び１６でおお
うことにより、第１の多結晶シリコン層と電気的に接続
された浮遊ゲートの第２の多結晶シリコン層１３が選択
ゲート８上に延在することか可能となり、従来Ｃ３に寄
与することのできなかった選択ゲート上の領域で制御ゲ
ート１５と対向してＣ３に寄与することができる。
ｒ発明の効果〕
以上説明した様に本発明は、不揮発性半導体記憶装置の
浮遊ゲートを互いに接続された２層の多結晶シリコン層
で構成し、ドレイン領域を浮遊ゲートの第１の多結晶シ
リコン層と選択ゲートに自己整合的に形成し、かつ第２
のゲート酸化膜領域も浮遊ゲートの第１の多結晶シリコ
ン層と選択ゲートに自己整合的に形成し、浮遊ゲーＩ・
の第２の多結晶シリコン層が第２のゲート酸化膜領域を
おおいかつ絶縁膜を介して選択ゲート上にまで延在する
横道とすることにより従来必要であった目ずれマージン
を不要とし、浮遊ゲート・ドレイン領域間容量ｃｐｏを
製造ばらつきのない安定した小さい値におさえる効果が
得られる。
浮遊ゲートを互いに接続された２層の多結晶シリコン層
で構成し、ドレイン領域を浮遊ゲートの第１の多結晶シ
リコン層と選択ゲートに自己整合的に形成し、かつ第２
のゲート酸化膜領域も浮遊ゲートの第１の多結晶シリコ
ン層と選択ゲートに自己整合的に形成し、浮遊ゲーＩ・
の第２の多結晶シリコン層が第２のゲート酸化膜領域を
おおいかつ絶縁膜を介して選択ゲート上にまで延在する
横道とすることにより従来必要であった目ずれマージン
を不要とし、浮遊ゲート・ドレイン領域間容量ｃｐｏを
製造ばらつきのない安定した小さい値におさえる効果が
得られる。
さらに、従来セル面積中で浮遊ゲート・制御ゲーＩ−間
容’ｆｌ Ｃ３に寄与できなかった選択ゲーｌ〜上の領
域を寄与させることが可能となり、Ｃ３を飛躍的に大き
くすることができ、安定な高速書込、消去が得られさら
にセル面積の縮小、メモリ容量の大容量化、チップサイ
ズの縮小によるコストダウン等に効果がある。
容’ｆｌ Ｃ３に寄与できなかった選択ゲーｌ〜上の領
域を寄与させることが可能となり、Ｃ３を飛躍的に大き
くすることができ、安定な高速書込、消去が得られさら
にセル面積の縮小、メモリ容量の大容量化、チップサイ
ズの縮小によるコストダウン等に効果がある。
第１図（ａ）〜（ｃ）は第１の発明の不揮発性半導体記
憶装置の第１の実施例の平面図、Ａ−Ａ′線断面図、Ｂ
−Ｂ′線断面図、第２図（ａ）。 （ｂ）は第２の実施例の平面図、Ｃ−Ｃ’線断面図、第
３図（ａ）〜（ｄ）及び第４図は第２の発明の不揮発性
半導体記憶装置の製造方法の一実施例を説明するための
製造工程順に示した半導体チップの断面図、第５図（ａ
＞、（ｂ）は従来の不揮発性半導体記憶装置の一例の平
面図及びＤ−Ｄ線断面図、第６図は第５図（ａ＞、（ｂ
）に示した各部門の容量結合を示す等価回路図である。 １・・・Ｐ型半導体基板、２・・・ソース領域、３・・
・ドレイン領域、４・・・選択用トランジスタのドレイ
ン領域、５・・・第１のゲート酸化膜、６・・・第１の
多結晶シリコン層、７・・・選択用トランジスタのゲー
ト酸化膜、８・・・選択ゲート、９・・・フィールド酸
化膜、１０・・・第２のゲート酸化膜、１１・・・窒化
膜、１２・・・接続孔、１３・・・第２の多結晶シリコ
ン層、１４・・・第３のゲート酸化膜、１５・・・制御
ゲート、１６・・・窒化膜、１７・・・酸化膜、１８・
・・浮遊ゲー１へ。 １：Ｐ型峯膚ｑオ甚ａ ｆｏ：ｆ、Ｚのケ−
Ｈ后ｉ化男灸第４図 第３区
憶装置の第１の実施例の平面図、Ａ−Ａ′線断面図、Ｂ
−Ｂ′線断面図、第２図（ａ）。 （ｂ）は第２の実施例の平面図、Ｃ−Ｃ’線断面図、第
３図（ａ）〜（ｄ）及び第４図は第２の発明の不揮発性
半導体記憶装置の製造方法の一実施例を説明するための
製造工程順に示した半導体チップの断面図、第５図（ａ
＞、（ｂ）は従来の不揮発性半導体記憶装置の一例の平
面図及びＤ−Ｄ線断面図、第６図は第５図（ａ＞、（ｂ
）に示した各部門の容量結合を示す等価回路図である。 １・・・Ｐ型半導体基板、２・・・ソース領域、３・・
・ドレイン領域、４・・・選択用トランジスタのドレイ
ン領域、５・・・第１のゲート酸化膜、６・・・第１の
多結晶シリコン層、７・・・選択用トランジスタのゲー
ト酸化膜、８・・・選択ゲート、９・・・フィールド酸
化膜、１０・・・第２のゲート酸化膜、１１・・・窒化
膜、１２・・・接続孔、１３・・・第２の多結晶シリコ
ン層、１４・・・第３のゲート酸化膜、１５・・・制御
ゲート、１６・・・窒化膜、１７・・・酸化膜、１８・
・・浮遊ゲー１へ。 １：Ｐ型峯膚ｑオ甚ａ ｆｏ：ｆ、Ｚのケ−
Ｈ后ｉ化男灸第４図 第３区
Claims (2)
- （１）一導電型半導体基板の主表面近傍に設けられた逆
導電型のソース及びドレイン領域と、該ソース及びドレ
イン領域間の半導体基板上に第１のゲート絶縁膜を介し
て形成されかつ前記ドレイン領域の少くとも一部の領域
上で薄い第２のゲート絶縁膜を介して該ドレイン領域と
対向するが如く形成された浮遊ゲートと、該浮遊ゲート
上に第３のゲート絶縁膜を介して形成された制御ゲート
とを含んで構成されるメモリ機能を有する第１のＭＩＳ
電界効果トランジスタと、前記半導体基板に設けられた
逆導電型のソース及びドレイン領域と、該ソース及びド
レイン領域間の半導体基板上にゲート絶縁膜を介して形
成された選択ゲートとを含んで構成される選択機能を有
する第２のＭＩＳ電界効果トランジスタとからなるメモ
リセルを含む不揮発性半導体記憶装置において、前記浮
遊ゲートが第１の多結晶シリコン層と該第１の多結晶シ
リコン層上に絶縁膜を介して配置されすくなくとも一部
の領域で前記第１の多結晶シリコン層と接続された第２
の多結晶シリコン層からなり、前記第１のＭＩＳ電界効
果トランジスタのドレイン領域が前記選択ゲートと前記
浮遊ゲートの第１の多結晶シリコン層間で該両ゲートに
自己整合的に形成され、該ドレイン領域の少くとも一部
の領域で前記選択ゲートと前記浮遊ゲートの第１の多結
晶シリコン層とに自己整合的に前記第２のゲート絶縁膜
領域が形成され、前記浮遊ゲートの第２の多結晶シリコ
ン層が前記第２のゲート絶縁膜を覆うと共に絶縁膜を介
して前記選択ゲート上の少くとも一部の領域上まで延在
していることを特徴とする不揮発性半導体記憶装置。 - （２）一導電型半導体基板上に絶縁分離用フィールド絶
縁膜を形成する工程と、前記半導体基板上の活性領域に
第１のゲート絶縁膜を形成したのち該第１のゲート絶縁
膜及び前記フィールド絶縁膜上に第１の多結晶シリコン
層及び第１の絶縁膜層を逐次成長させパターニングして
浮遊ゲート用の第１の多結晶シリコン層及び選択ゲート
を形成する工程と、前記第１の多結晶シリコン層及び選
択ゲートに自己整合的にメモリ用トランジスタのドレイ
ン・ソース領域及び選択用トランジスタのドレイン領域
を形成する工程と、全面に第２の絶縁膜層を成長させた
のち異方性エッチング法でエッチングすることにより前
記の第１の多結晶シリコン層側壁及び前記選択ゲート側
壁に第２の絶縁膜を残す工程と、側壁に第２の絶縁膜が
形成された前記第１の多結晶シリコン層と選択ゲート間
の前記メモリ用トランジスタのドレイン領域上に自己整
合的に第２のゲート絶縁膜を形成する工程と、前記第１
の多結晶シリコン層上の前記第１の絶縁膜に接続孔を開
孔する工程と、全面に多結晶シリコン層を成長させてパ
ターニングし、前記接続孔で前記第１の多結晶シリコン
層と接続し、前記第２のゲート絶縁膜をおおいかつ前記
第１の絶縁膜を介して前記選択ゲートの少くとも一部の
領域上に延在する浮遊ゲート用の第２の多結晶シリコン
層を形成する工程と、前記第２の多結晶シリコン層上に
第３のゲート絶縁膜を介して制御ゲートを形する工程と
を含むことを特徴とする不揮発性半導体記憶装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61290860A JPH0640586B2 (ja) | 1986-12-05 | 1986-12-05 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61290860A JPH0640586B2 (ja) | 1986-12-05 | 1986-12-05 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63142869A true JPS63142869A (ja) | 1988-06-15 |
| JPH0640586B2 JPH0640586B2 (ja) | 1994-05-25 |
Family
ID=17761429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61290860A Expired - Lifetime JPH0640586B2 (ja) | 1986-12-05 | 1986-12-05 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0640586B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5049516A (en) * | 1987-12-02 | 1991-09-17 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor memory device |
| US5100818A (en) * | 1988-08-26 | 1992-03-31 | Mitsubishi Denki Kabushiki Kaisha | Non-volatile semiconductor memory device and method of manufacturing the same |
| JPH08153811A (ja) * | 1994-11-29 | 1996-06-11 | Nec Corp | 不揮発性半導体記憶装置 |
| US6917071B2 (en) | 1999-12-10 | 2005-07-12 | Nec Corporation | Semiconductor device, nonvolatile semiconductor storage apparatus using the device, and manufacture method of the device |
| US10644292B2 (en) | 2015-07-24 | 2020-05-05 | Autonetworks Technologies, Ltd. | Battery wiring module |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61228672A (ja) * | 1985-04-02 | 1986-10-11 | Nec Corp | 絶縁ゲ−ト型不揮発性半導体メモリ及びその製造方法 |
-
1986
- 1986-12-05 JP JP61290860A patent/JPH0640586B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61228672A (ja) * | 1985-04-02 | 1986-10-11 | Nec Corp | 絶縁ゲ−ト型不揮発性半導体メモリ及びその製造方法 |
Cited By (5)
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|---|---|---|---|---|
| US5049516A (en) * | 1987-12-02 | 1991-09-17 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor memory device |
| US5100818A (en) * | 1988-08-26 | 1992-03-31 | Mitsubishi Denki Kabushiki Kaisha | Non-volatile semiconductor memory device and method of manufacturing the same |
| JPH08153811A (ja) * | 1994-11-29 | 1996-06-11 | Nec Corp | 不揮発性半導体記憶装置 |
| US6917071B2 (en) | 1999-12-10 | 2005-07-12 | Nec Corporation | Semiconductor device, nonvolatile semiconductor storage apparatus using the device, and manufacture method of the device |
| US10644292B2 (en) | 2015-07-24 | 2020-05-05 | Autonetworks Technologies, Ltd. | Battery wiring module |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0640586B2 (ja) | 1994-05-25 |
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