JPS63181392A - 埋め込み型半導体レ−ザ素子 - Google Patents
埋め込み型半導体レ−ザ素子Info
- Publication number
- JPS63181392A JPS63181392A JP1369987A JP1369987A JPS63181392A JP S63181392 A JPS63181392 A JP S63181392A JP 1369987 A JP1369987 A JP 1369987A JP 1369987 A JP1369987 A JP 1369987A JP S63181392 A JPS63181392 A JP S63181392A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
本発明は極めて低いしきい値電流？有する屈折率導波型
半導体レーザの素子構造に関するものである。
半導体レーザの素子構造に関するものである。
〈従来技術〉
従来の半導体レーザ素子を光導波機構で分類すると利得
導波型と屈折率導波型とに分類されるが、実用面で重要
な横モード安定性の点からは屈折率導波型の方が断熱有
利であり、様４な構造の屈折率導波路を有する半導体レ
ーザが開発された。この代表的な例としてＢ Ｈ（Ｂｕ
ｒｉｅｄ’ Ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅ ）レー
・ザ及びＶ Ｓ Ｉ Ｓ （Ｖ−ｃｈａｎｎｅｌｅｄＳ
ｕｂｓｔｒａｔｅ Ｉｎｎｅｒ ５ｔｒｉｐｅ）レーザ
が周知である。
導波型と屈折率導波型とに分類されるが、実用面で重要
な横モード安定性の点からは屈折率導波型の方が断熱有
利であり、様４な構造の屈折率導波路を有する半導体レ
ーザが開発された。この代表的な例としてＢ Ｈ（Ｂｕ
ｒｉｅｄ’ Ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅ ）レー
・ザ及びＶ Ｓ Ｉ Ｓ （Ｖ−ｃｈａｎｎｅｌｅｄＳ
ｕｂｓｔｒａｔｅ Ｉｎｎｅｒ ５ｔｒｉｐｅ）レーザ
が周知である。
第２図（Ａ）Ｋ示すＢＨレーザは基板１上にレーザ発振
用活性層４を両面からクラッド層３．５で挟設したダブ
ルへテロ接合構造をメサ型に堆積し、このメサ型構造の
両側を低屈折率物質で埋め込んでいるので完全な屈折率
導波作用に基くレーザ発振動作を示し、しきい値電流が
１０ｍＡ以下の非常に小さい値になるという利点を有す
る。しかしながら、低屈折率物質の埋め込み層１４の屈
折率及びメサ型構造の幅に相当する導波路幅Ｗを適当
・に選択しないと高次横モードで発振し易いという欠点
がある。従って、製作条件に制約が多く、しかも基本モ
ードで発振させるには導波路幅Ｗを２μｍ以下にする必
要があるので、レーザ端面が比較的低出力でも破壊し易
くなり量産性及び信頼性が確保されない。尚、図中の９
は電極とオーミックコンタクトを得るためのキャップ層
である。
用活性層４を両面からクラッド層３．５で挟設したダブ
ルへテロ接合構造をメサ型に堆積し、このメサ型構造の
両側を低屈折率物質で埋め込んでいるので完全な屈折率
導波作用に基くレーザ発振動作を示し、しきい値電流が
１０ｍＡ以下の非常に小さい値になるという利点を有す
る。しかしながら、低屈折率物質の埋め込み層１４の屈
折率及びメサ型構造の幅に相当する導波路幅Ｗを適当
・に選択しないと高次横モードで発振し易いという欠点
がある。従って、製作条件に制約が多く、しかも基本モ
ードで発振させるには導波路幅Ｗを２μｍ以下にする必
要があるので、レーザ端面が比較的低出力でも破壊し易
くなり量産性及び信頼性が確保されない。尚、図中の９
は電極とオーミックコンタクトを得るためのキャップ層
である。
一方、第２図（Ｂ）で示すＶＳＩＳレーザは基板１上に
逆極性の電流阻止層２を層設し、電流阻止層２より基板
１に達する７字溝を形成して電流通路を開通させた上に
平坦な活性層４？クラッド層３．５で挟設したダブルへ
テロ接合構造を積層したもので、７字溝の幅に相当する
導波路幅Ｗは４〜７μｍに広く設定しても高次横モード
が発生しないという利点を有している。これは、導波路
の外側の光が基板ｌに吸収されるため、高次モード利得
が抑制されるからである。しかし、しきい値電流が４０
〜６０ ｍＡ程度になり、上記ＢＨレーザに比べて非常
に高いという欠点がある。この理由は、電流が電流阻止
層２による内部ストライプ構造によって狭窄されている
が活性層４内に注入されたキャリアは活性層４の両側方
向へ拡散する結果、レーザ発振に対して無効となるキャ
リアが増大するためである。この無効キャリアは不必要
な自然放出光及び発熱に消費され、しきい値電流を増加
させると同時にレーザ素子の信頼性に悪影響を与える。
逆極性の電流阻止層２を層設し、電流阻止層２より基板
１に達する７字溝を形成して電流通路を開通させた上に
平坦な活性層４？クラッド層３．５で挟設したダブルへ
テロ接合構造を積層したもので、７字溝の幅に相当する
導波路幅Ｗは４〜７μｍに広く設定しても高次横モード
が発生しないという利点を有している。これは、導波路
の外側の光が基板ｌに吸収されるため、高次モード利得
が抑制されるからである。しかし、しきい値電流が４０
〜６０ ｍＡ程度になり、上記ＢＨレーザに比べて非常
に高いという欠点がある。この理由は、電流が電流阻止
層２による内部ストライプ構造によって狭窄されている
が活性層４内に注入されたキャリアは活性層４の両側方
向へ拡散する結果、レーザ発振に対して無効となるキャ
リアが増大するためである。この無効キャリアは不必要
な自然放出光及び発熱に消費され、しきい値電流を増加
させると同時にレーザ素子の信頼性に悪影響を与える。
上述のＢＨレーザとＶＳＩＳレーザのそれぞれの問題点
を解決するために第３図に示すようなＶＳＩＳレーザの
Ｖ溝の両側をｐｎ逆バイアス接合を含む多層結晶によシ
埋め込む構造が考えられている。この構造は活性層への
キャリアの注入をストライプ状メサ部１３にのみ限定し
横方向への拡がりを防止しかつＧａＡｓ層による光吸収
を利用した導波構造のため高次モードの発生を抑制でき
る利点がある。しかし第３図（Ａ）に示すようにストラ
イプ状メサ部１３より離れた領域２１では結晶成長速度
の違いによシ多層結晶層のｐｎ逆バイアス接合部分の層
厚がキャリアの拡散長以下となりリーク電流ＩＪが生ず
る。またこの部分の層厚を十分厚くしようとすると第３
図ＣＢ）に示すようにストライプ状メサ部１３の上にｐ
ｎ逆バイアス接合を含む多層結晶層が成長し発振に寄与
する電流Ｉｄが阻害され素子特性が悪くなる。
を解決するために第３図に示すようなＶＳＩＳレーザの
Ｖ溝の両側をｐｎ逆バイアス接合を含む多層結晶によシ
埋め込む構造が考えられている。この構造は活性層への
キャリアの注入をストライプ状メサ部１３にのみ限定し
横方向への拡がりを防止しかつＧａＡｓ層による光吸収
を利用した導波構造のため高次モードの発生を抑制でき
る利点がある。しかし第３図（Ａ）に示すようにストラ
イプ状メサ部１３より離れた領域２１では結晶成長速度
の違いによシ多層結晶層のｐｎ逆バイアス接合部分の層
厚がキャリアの拡散長以下となりリーク電流ＩＪが生ず
る。またこの部分の層厚を十分厚くしようとすると第３
図ＣＢ）に示すようにストライプ状メサ部１３の上にｐ
ｎ逆バイアス接合を含む多層結晶層が成長し発振に寄与
する電流Ｉｄが阻害され素子特性が悪くなる。
〈発明の目的〉
本発明に上述のストライプ状メサ部より離れた領域での
リーク電流を防止することにより注入電流を有効に利用
し、しきい値電流の低減化を実現することを目的とする
。
リーク電流を防止することにより注入電流を有効に利用
し、しきい値電流の低減化を実現することを目的とする
。
〈発明の概要〉
上記目的を達成するために本発明ではｐ型又はｎ型より
選定した万一導電型半導体基板上に逆バイアス極性の第
二導電型電流狭窄層、第一導電型電流阻止層を形成した
後、第一導電型半導体基板１に達するヌトライプ状溝部
を形成し、次いで第一導電型クラッド層、活性層、第二
導電型クラッド層、第二導電型保護層を順次形成し、し
かる後前記ストライプ状溝部上方以外の領域ｆ：第−導
電型電流阻止層に達するまで除去してストライプ状メサ
部を形成しその除去された部分子ｐｎ逆バイアス接合又
は高抵抗結晶の少なくとも一方を含む多層結晶Ｍ１３で
埋め込むことによって構成されている。このような構成
とすることにより、ストライプ状メサ部より離れた領域
で上記多層結晶層がキャリアの拡散長より薄くなっても
、第二導電型電流狭窄層、第一導電型電流阻止層により
逆バイアス□接合が形成されているため、リーク電流の
発生は抑止されることになる。さらに第一導電型半導体
基板にストライプ状メサ部を形成しておくことにより結
晶成長速度の違いによりこのメサ部上の第二導電型電流
狭窄層、第一導電型電流阻止層は他の領域に比べ薄くな
りヌトライプ状溝部の形成とそれに続くダブルへテロＣ
ＤＩ（）接合構造の形成が容易になる。
選定した万一導電型半導体基板上に逆バイアス極性の第
二導電型電流狭窄層、第一導電型電流阻止層を形成した
後、第一導電型半導体基板１に達するヌトライプ状溝部
を形成し、次いで第一導電型クラッド層、活性層、第二
導電型クラッド層、第二導電型保護層を順次形成し、し
かる後前記ストライプ状溝部上方以外の領域ｆ：第−導
電型電流阻止層に達するまで除去してストライプ状メサ
部を形成しその除去された部分子ｐｎ逆バイアス接合又
は高抵抗結晶の少なくとも一方を含む多層結晶Ｍ１３で
埋め込むことによって構成されている。このような構成
とすることにより、ストライプ状メサ部より離れた領域
で上記多層結晶層がキャリアの拡散長より薄くなっても
、第二導電型電流狭窄層、第一導電型電流阻止層により
逆バイアス□接合が形成されているため、リーク電流の
発生は抑止されることになる。さらに第一導電型半導体
基板にストライプ状メサ部を形成しておくことにより結
晶成長速度の違いによりこのメサ部上の第二導電型電流
狭窄層、第一導電型電流阻止層は他の領域に比べ薄くな
りヌトライプ状溝部の形成とそれに続くダブルへテロＣ
ＤＩ（）接合構造の形成が容易になる。
〈実施例〉
以下、本発明の１実施例を第１図に示す図面に基づいて
説明する。
説明する。
君１図（Ａ）〜（Ｃ）は本発明を適用した埋め込み型半
導体レーザの製作工程を示す工程図である。
導体レーザの製作工程を示す工程図である。
幅３．０μｍ高さ０．５μｍのストライプ状メサ部１４
をウェットエツチングにより形成したｐ−ＧａＡｓ基板
１上に液相エピタキシャル（ＬＰＥ）法によりｎ−Ｇａ
Ａｓ電流狭窄層２、ｐ−ＧａＡｓ電流阻止層１０を積層
する。このときストライブ状メサ部１４の上における成
長層厚はｎ−ＧａＡｓ電流狭窄層２、ｐ−ＧａＡｓ電流
阻止層１０を合わせても１．０μｍ以下であり基板の平
坦領域２１に比べ十分薄い。次にストライプ状メサ部１
４にマスク合わせを行ない電流経路となるＶ溝部１２を
ｐ−ＧａＡｓ基板１に達するようにウェットエツチング
により形成する。そしてこの上に第２回目の液相エピタ
キシャル成長によりｐ −Ｇａｌ？Ａｓクラッド層３、
ノンドープＧａＡＪＡｓ活性層４、ｎ−ＧａＡｌＡｓク
ラッド層５、ｎ−ＧａＡｓ保護層６を順次積層し、ダブ
ルへテロ（Ｄ Ｈ） 接合構造を形成する。しかる後Ｖ
溝部１２ｆ、含むようにストライブ状のメサ部１３を形
成する。このメサ部１３の形成も同じようにウェットエ
ツチングにより形成することが可能である。この際、メ
サエッチングは次の液相エピタキシャル成長を可能なら
しめるためｐ−ＧａＡｓ電流阻止層１０に達する必要が
ある。そして第３回目の液相エピタキシャル成長を行な
いｐ−ＧａＡＪＡｓ高抵抗埋め込み第一層７、ｐ−Ｇａ
Ａ６Ａｓ埋め込み第二層８、ｎ＋−ＧａＡｓオーミック
コンタクト層９を順次積層形成する。このようにして得
られたウェハを破線ｘ−ｘ’で分割し、レーザ素子を形
成する。
をウェットエツチングにより形成したｐ−ＧａＡｓ基板
１上に液相エピタキシャル（ＬＰＥ）法によりｎ−Ｇａ
Ａｓ電流狭窄層２、ｐ−ＧａＡｓ電流阻止層１０を積層
する。このときストライブ状メサ部１４の上における成
長層厚はｎ−ＧａＡｓ電流狭窄層２、ｐ−ＧａＡｓ電流
阻止層１０を合わせても１．０μｍ以下であり基板の平
坦領域２１に比べ十分薄い。次にストライプ状メサ部１
４にマスク合わせを行ない電流経路となるＶ溝部１２を
ｐ−ＧａＡｓ基板１に達するようにウェットエツチング
により形成する。そしてこの上に第２回目の液相エピタ
キシャル成長によりｐ −Ｇａｌ？Ａｓクラッド層３、
ノンドープＧａＡＪＡｓ活性層４、ｎ−ＧａＡｌＡｓク
ラッド層５、ｎ−ＧａＡｓ保護層６を順次積層し、ダブ
ルへテロ（Ｄ Ｈ） 接合構造を形成する。しかる後Ｖ
溝部１２ｆ、含むようにストライブ状のメサ部１３を形
成する。このメサ部１３の形成も同じようにウェットエ
ツチングにより形成することが可能である。この際、メ
サエッチングは次の液相エピタキシャル成長を可能なら
しめるためｐ−ＧａＡｓ電流阻止層１０に達する必要が
ある。そして第３回目の液相エピタキシャル成長を行な
いｐ−ＧａＡＪＡｓ高抵抗埋め込み第一層７、ｐ−Ｇａ
Ａ６Ａｓ埋め込み第二層８、ｎ＋−ＧａＡｓオーミック
コンタクト層９を順次積層形成する。このようにして得
られたウェハを破線ｘ−ｘ’で分割し、レーザ素子を形
成する。
このトキ、ストライプ状メサ部１３の間の領域２１にお
いてｐ−ＧａＡ／Ａｓ高抵抗埋め高抵抗一層７、Ｉ）
ＧａＡｌｌＡｓ埋め込み第二層８が薄くなっていても
その下にｐ−ＧａＡｓ電流阻止層１０が存在するため、
リーク電流１ｇが抑制され注入されたキャリアは全て発
光領域に集中することとなる。従って半導体レーザのし
きい負電流は大幅に低減されることになる。また光導波
はＧａＡｓ層による光吸収を利用しているため高出力ま
で安定な基本横モード発振が維持できる。
いてｐ−ＧａＡ／Ａｓ高抵抗埋め高抵抗一層７、Ｉ）
ＧａＡｌｌＡｓ埋め込み第二層８が薄くなっていても
その下にｐ−ＧａＡｓ電流阻止層１０が存在するため、
リーク電流１ｇが抑制され注入されたキャリアは全て発
光領域に集中することとなる。従って半導体レーザのし
きい負電流は大幅に低減されることになる。また光導波
はＧａＡｓ層による光吸収を利用しているため高出力ま
で安定な基本横モード発振が維持できる。
〈発明の効果〉
以上詳述した如く本発明によｎば従来の埋め込み型半導
体レーザに比ベリーク電流を大幅に低減することができ
しかも大きな光出力まで安定な基本横モード発振を維持
することが可能となる。
体レーザに比ベリーク電流を大幅に低減することができ
しかも大きな光出力まで安定な基本横モード発振を維持
することが可能となる。
尚、上記実施例ではＬＰＥ法によ７ＪＧａＡｄＡｓ系半
導体レーザ素子を製造工程に従って説明してきたが、本
発明はその構成材料や成長方法を上記実施例に限定され
ず広く適用できることは明らかである。またエツチング
方法もＲＩＥ（リアクティブイオンエツチング）等のド
ライエツチングを利用することができる。
導体レーザ素子を製造工程に従って説明してきたが、本
発明はその構成材料や成長方法を上記実施例に限定され
ず広く適用できることは明らかである。またエツチング
方法もＲＩＥ（リアクティブイオンエツチング）等のド
ライエツチングを利用することができる。
第１図（Ａ）〜（Ｃ）は本発明の１実施例である埋め込
み型半導体レーザ素子を製造工程順に示す構成説明図で
ある。第２図（Ａ）は従来の埋め込み型半導体レーザの
概略断面図間（Ｂ）は従来のＶ Ｓ Ｉｓ型半導体レー
ザの概略断面図である。第３図はＶＳＩＳ型半導体レー
ザを多層結晶層で埋め込むレーザ素子における問題点を
説明するための説明図である。 １・・・ＧａＡｓ基板 ２・・・ＧａＡｓ電流狭窄層３
．５・・・ＧａＡｊ？ＡｓクラッドＷ ４・・・Ｇ
ａ ＡＨＡ ｓ活性層 ６・・・ＧａＡｓ保護層７
・・・ＧａＡｌＡｓ埋め込み第一層 ８・・・ＧａＡ
６Ａｓ埋め込み第二層 ９−Ｇ ａ Ａ ｓオーミッ
クコンタクト層 １０・・・ＧａＡｓ電流阻止層
１２・・・ストライプ状Ｖ溝部１３．１４・・−ストラ
イプ状メサ部 ２１・・・平坦領域 代理人 弁理士 杉 山 毅 至（他１名）（Ａ） （Ｅ） ２Ａ２図 ｉ （Ａ’） 第３図
み型半導体レーザ素子を製造工程順に示す構成説明図で
ある。第２図（Ａ）は従来の埋め込み型半導体レーザの
概略断面図間（Ｂ）は従来のＶ Ｓ Ｉｓ型半導体レー
ザの概略断面図である。第３図はＶＳＩＳ型半導体レー
ザを多層結晶層で埋め込むレーザ素子における問題点を
説明するための説明図である。 １・・・ＧａＡｓ基板 ２・・・ＧａＡｓ電流狭窄層３
．５・・・ＧａＡｊ？ＡｓクラッドＷ ４・・・Ｇ
ａ ＡＨＡ ｓ活性層 ６・・・ＧａＡｓ保護層７
・・・ＧａＡｌＡｓ埋め込み第一層 ８・・・ＧａＡ
６Ａｓ埋め込み第二層 ９−Ｇ ａ Ａ ｓオーミッ
クコンタクト層 １０・・・ＧａＡｓ電流阻止層
１２・・・ストライプ状Ｖ溝部１３．１４・・−ストラ
イプ状メサ部 ２１・・・平坦領域 代理人 弁理士 杉 山 毅 至（他１名）（Ａ） （Ｅ） ２Ａ２図 ｉ （Ａ’） 第３図
Claims (1)
- １、基板上に電流通過を阻止するための互いに極性が異
なる第１及び第２の層が堆積され、該第１及び第２の層
に貫通形成されたストライプ状の溝に対応する電流通路
の直上にメサ型のレーザ発振用多層結晶層が積層され該
レーザ発振用多層結晶層は両側方のｐ−ｎ接合を有する
多層埋込層で埋め込まれ、該多層埋込層の下方には前記
第１及び第２の層が配設されていることを特徴とする埋
め込み型半導体レーザ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1369987A JPS63181392A (ja) | 1987-01-22 | 1987-01-22 | 埋め込み型半導体レ−ザ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1369987A JPS63181392A (ja) | 1987-01-22 | 1987-01-22 | 埋め込み型半導体レ−ザ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63181392A true JPS63181392A (ja) | 1988-07-26 |
Family
ID=11840449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1369987A Pending JPS63181392A (ja) | 1987-01-22 | 1987-01-22 | 埋め込み型半導体レ−ザ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63181392A (ja) |
-
1987
- 1987-01-22 JP JP1369987A patent/JPS63181392A/ja active Pending
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