JPS63185046A - 半導体集積回路用パツケ−ジ - Google Patents
半導体集積回路用パツケ−ジInfo
- Publication number
- JPS63185046A JPS63185046A JP1759387A JP1759387A JPS63185046A JP S63185046 A JPS63185046 A JP S63185046A JP 1759387 A JP1759387 A JP 1759387A JP 1759387 A JP1759387 A JP 1759387A JP S63185046 A JPS63185046 A JP S63185046A
- Authority
- JP
- Japan
- Prior art keywords
- package
- semiconductor integrated
- integrated circuit
- removed part
- recognized
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0266—Marks, test patterns or identification means
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路用ノ（ツケージに関し、特に高
密度実装用パッケージの方向判別を行なうための目印に
関する。
密度実装用パッケージの方向判別を行なうための目印に
関する。
従来、この檀の半導体集積回路用パッケージに基板実装
時の占有面積を減少させるために基板実装状態で半導体
集積回路チップが基板に対し、垂直になる様にしである
。第３図に従来のパッケージの一例としてジグザグイン
ラインパッケージ（ＺＩＰ）の外観を示す。半導体集積
回路チップは板状であるため、そのパッケージも板状に
近い形状となり、部品番号、製造番号等の刻印は幅の広
い側面に刻印し、さらに側面においてパッケージの方向
の判別用に４隔のうちの一ケ所を削除してめった。
時の占有面積を減少させるために基板実装状態で半導体
集積回路チップが基板に対し、垂直になる様にしである
。第３図に従来のパッケージの一例としてジグザグイン
ラインパッケージ（ＺＩＰ）の外観を示す。半導体集積
回路チップは板状であるため、そのパッケージも板状に
近い形状となり、部品番号、製造番号等の刻印は幅の広
い側面に刻印し、さらに側面においてパッケージの方向
の判別用に４隔のうちの一ケ所を削除してめった。
上述した従来の半導体集積回路用パッケージは側面から
見ると、削除部分が輪郭に現われ、容易に認識できるが
、上面から見ると、削除部分は斜面として＆！臓せねは
ならず、容易ではない。特に人手で回路基板に実装する
と８は、パッケージの形状によ）、例えにジグザグイン
ラインパッケージ（ＺＩＰ）では第３図のＡ、８面に指
を当てて持たないと、指が視野を防暑してビンの先が見
づらくなり、実装が困難になる。ところが、この持ち方
では削除部分が指で隠れるので、パッケージ方向の認識
が困難になる欠点がめる。さらに、方向を１８０°転回
して、基板への実装ができるので、実装後の試験時に、
デバイスを破壊する恐れも生ずる。
見ると、削除部分が輪郭に現われ、容易に認識できるが
、上面から見ると、削除部分は斜面として＆！臓せねは
ならず、容易ではない。特に人手で回路基板に実装する
と８は、パッケージの形状によ）、例えにジグザグイン
ラインパッケージ（ＺＩＰ）では第３図のＡ、８面に指
を当てて持たないと、指が視野を防暑してビンの先が見
づらくなり、実装が困難になる。ところが、この持ち方
では削除部分が指で隠れるので、パッケージ方向の認識
が困難になる欠点がめる。さらに、方向を１８０°転回
して、基板への実装ができるので、実装後の試験時に、
デバイスを破壊する恐れも生ずる。
本発明の半導体集積回路用パッケージは上面に一ケ所の
削除部と、その削除部を着色し、パッケージ上面からも
パッケージの方向を判別できる部分を有している。
削除部と、その削除部を着色し、パッケージ上面からも
パッケージの方向を判別できる部分を有している。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のジグザグインラインパッケ
ージ（ＺＩｉ’）の外観図である。パッケージの上面に
は一ケ所削除部があり、パッケージ自体と異なる色で着
色しである。これによシ、側面−からに形状で、上面か
らは色で削除部を認識する。
ージ（ＺＩｉ’）の外観図である。パッケージの上面に
は一ケ所削除部があり、パッケージ自体と異なる色で着
色しである。これによシ、側面−からに形状で、上面か
らは色で削除部を認識する。
第２図に本発明の実施例２のジグザグインラインパッケ
ージ（ＺＩＩ’）の外観図である。パッケージの上面と
、片側の１１１面とのカドの部分を一部削除し、パッケ
ージと異なる色で着色しである。これにより上面、側面
のいずれの方向から見ても削除部げ色で認識される。こ
の実施例でに、２つの側面のつち、削除部が見えるのは
片側なので、側面の認識も同時に行えるという利点がめ
る。
ージ（ＺＩＩ’）の外観図である。パッケージの上面と
、片側の１１１面とのカドの部分を一部削除し、パッケ
ージと異なる色で着色しである。これにより上面、側面
のいずれの方向から見ても削除部げ色で認識される。こ
の実施例でに、２つの側面のつち、削除部が見えるのは
片側なので、側面の認識も同時に行えるという利点がめ
る。
以上説明したように不発明にパッケージの上面に削除部
分を設ける事により実装時に指で隠れることがなくさら
に削除部分を着色することによシ、パッケージ上面から
も容易に削除部分を認識することができるので、回路基
板へ実装するときにパッケージの方向を判別でき、ピン
の誤接続を減少でき、実装後は基板上面から容易にパッ
ケージの方向を判別できる効果がるる。
分を設ける事により実装時に指で隠れることがなくさら
に削除部分を着色することによシ、パッケージ上面から
も容易に削除部分を認識することができるので、回路基
板へ実装するときにパッケージの方向を判別でき、ピン
の誤接続を減少でき、実装後は基板上面から容易にパッ
ケージの方向を判別できる効果がるる。
第１図に本発明の一実施例の、ジグザグインラインパッ
ケージ（Ｚｌ）’）の外綾図、第２図に本発明の実施例
２のジグザグインラインパッケージ（ＺＩＰ）の外観図
、第３図ｒｒ、従来のジグザクイン２インパツケージ（
ＺＩＰ）の外観図でるる。 代理人 弁理士 内 原 晋 −］−１＼１．ノ
ケージ（Ｚｌ）’）の外綾図、第２図に本発明の実施例
２のジグザグインラインパッケージ（ＺＩＰ）の外観図
、第３図ｒｒ、従来のジグザクイン２インパツケージ（
ＺＩＰ）の外観図でるる。 代理人 弁理士 内 原 晋 −］−１＼１．ノ
Claims (1)
- 半導体の集積回路チップを収納し、回路基板への実装状
態で集積回路チップ面が回路基板面に対して垂直になる
半導体集積回路用パッケージにおいて、該パッケージの
上面の一部を削除した半導体集積回路用パッケージの上
面の一部を削除した半導体集積回路用パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1759387A JPS63185046A (ja) | 1987-01-27 | 1987-01-27 | 半導体集積回路用パツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1759387A JPS63185046A (ja) | 1987-01-27 | 1987-01-27 | 半導体集積回路用パツケ−ジ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63185046A true JPS63185046A (ja) | 1988-07-30 |
Family
ID=11948193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1759387A Pending JPS63185046A (ja) | 1987-01-27 | 1987-01-27 | 半導体集積回路用パツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63185046A (ja) |
-
1987
- 1987-01-27 JP JP1759387A patent/JPS63185046A/ja active Pending
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