JPS63194361A - 高耐圧プレ−ナ型半導体素子 - Google Patents
高耐圧プレ−ナ型半導体素子Info
- Publication number
- JPS63194361A JPS63194361A JP2623587A JP2623587A JPS63194361A JP S63194361 A JPS63194361 A JP S63194361A JP 2623587 A JP2623587 A JP 2623587A JP 2623587 A JP2623587 A JP 2623587A JP S63194361 A JPS63194361 A JP S63194361A
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- Japan
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- type
- conductivity type
- type layer
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明は、高耐圧のプレーナ型半導体素子に関する。
（従来の技術）
最近、第５図に示すようなプレーナ形の ｐ ＋ ｎ接
合ダイオードにおいて ｐ十拡散層の周囲にそれより濃
度の低い ｐ−拡散層を形成し、しかも、この ｐ−拡
散層の不純物総量を２〜４ Ｘ １０” ｃｘａ−”に
することによって、高い逆耐圧が得られることが知られ
ている。ところが、この構造は高い逆耐圧が得られるも
のの１表面に設けた酸化膜中に存在する電荷が多い場合
には次のような問題が生じる。
合ダイオードにおいて ｐ十拡散層の周囲にそれより濃
度の低い ｐ−拡散層を形成し、しかも、この ｐ−拡
散層の不純物総量を２〜４ Ｘ １０” ｃｘａ−”に
することによって、高い逆耐圧が得られることが知られ
ている。ところが、この構造は高い逆耐圧が得られるも
のの１表面に設けた酸化膜中に存在する電荷が多い場合
には次のような問題が生じる。
即ち、高温１５０℃において、このようなｐ ＋ ｎ接
合ダイオードに逆電圧を印加し続けると、空乏層によっ
て生じる高電界によってＳｉＯ□膜内の電荷、特にプラ
スイオン、が動かされ、一部分に集中する。
合ダイオードに逆電圧を印加し続けると、空乏層によっ
て生じる高電界によってＳｉＯ□膜内の電荷、特にプラ
スイオン、が動かされ、一部分に集中する。
この集められた電荷が作る電界によって表面付近の空乏
層内の電界が増大し、耐圧が劣化してしまう。
層内の電界が増大し、耐圧が劣化してしまう。
（発明が解決しようとする問題点）
以上のように従来技術では、高温で、素子の耐圧が劣化
してしまう、という問題があった。
してしまう、という問題があった。
本発明は、この様な問題を解決すると共に、より高い耐
圧の素子を提供することを目的とする。
圧の素子を提供することを目的とする。
（問題点を解決するための手段）
本発明は、第１導電型の高抵抗基板に第２導電型の高濃
度拡散層があり、この周囲をとりかこんで第２導電型の
低濃度拡散層が形成されている高耐圧プレーナ型半導体
素子において、この第２導電型の低濃度拡散層とその外
側の高抵抗基板上に絶縁膜を介して、高抵抗膜を配設し
たことを特徴とする。
度拡散層があり、この周囲をとりかこんで第２導電型の
低濃度拡散層が形成されている高耐圧プレーナ型半導体
素子において、この第２導電型の低濃度拡散層とその外
側の高抵抗基板上に絶縁膜を介して、高抵抗膜を配設し
たことを特徴とする。
（作 用）
本発明によれば、高抵抗膜内に微少な電流が流れ、高抵
抗膜には一様な電位傾斜が生じる。この様な電位傾斜は
シリコン内部の電界集中を緩和するように働くので１局
部的な電界集中がなくなり、内部に生じる空乏層の厚み
は一様に薄くなって消失するので、高耐圧が実現できる
。しかも、高抵抗膜には一様な電界が生じるため、絶縁
Ｈｆ１ＳｉＯ，中には局部的な高電界が生じないので、
高温でも素子のリーク電流が増大しない。
抗膜には一様な電位傾斜が生じる。この様な電位傾斜は
シリコン内部の電界集中を緩和するように働くので１局
部的な電界集中がなくなり、内部に生じる空乏層の厚み
は一様に薄くなって消失するので、高耐圧が実現できる
。しかも、高抵抗膜には一様な電界が生じるため、絶縁
Ｈｆ１ＳｉＯ，中には局部的な高電界が生じないので、
高温でも素子のリーク電流が増大しない。
（実施例）
以下、本発明の詳細な説明する。第１図は一実施例のｐ
＋ ｎ接合ダイオードの要部構造を示す。
＋ ｎ接合ダイオードの要部構造を示す。
第５図と対応する部分には第５図と同一符号を付して詳
細な説明は省く。高抵抗ｎ−型Ｓｉ層１の表面に高不純
物濃度の ｐ＋型層２が形成され、その周囲に低不純物
濃度の ｐ−型層６が形成されている。ｐ−型層６の表
面から見た単位面積当りの不純物総量は、１〜５．５
Ｘ １０” ／ ａｍ”である、ｐ−型層６から所定距
離前れた素子周辺にはｎ◆型層９が形成されており、ｐ
÷型層２からｎ÷型層９にまたがって、絶縁膜７を介し
て、半絶縁性多結晶シリコン膜８が配設されている。
細な説明は省く。高抵抗ｎ−型Ｓｉ層１の表面に高不純
物濃度の ｐ＋型層２が形成され、その周囲に低不純物
濃度の ｐ−型層６が形成されている。ｐ−型層６の表
面から見た単位面積当りの不純物総量は、１〜５．５
Ｘ １０” ／ ａｍ”である、ｐ−型層６から所定距
離前れた素子周辺にはｎ◆型層９が形成されており、ｐ
÷型層２からｎ÷型層９にまたがって、絶縁膜７を介し
て、半絶縁性多結晶シリコン膜８が配設されている。
このｐ ＋ ｎ接合ダイオードの具体的な製造プロセス
は次の通りである。ｎ十型層４上にｎ−型層１が形成さ
れた基板に、ｎ−型層１表面１−程度の厚いＳｕｎ、膜
を堆積し、ＤＥＰプロセスによってｐ十型層２を形成す
るための窓を開け、ボロンを２ Ｘ １Ｇ” ／ Ｑｌ
”注入する０次に再度ＤＥＰプロセスによって、ｐ＋型
層２より外側を広くシ、ボロンインプラを２ Ｘ １Ｇ
” ／ ｅｘ”注入する。更にＤＥＰプロセスにより素
子周辺部に窓を開け、レジストでＰ÷型層２およびｐ−
型層６の領域を覆って、リンイオンを５Ｘ１０”／ａｍ
”注入する。この後窒素雰囲気中で１１００℃、１時間
のアニールを行ない、更にＮ２： Ｏ，＝１０： １の
雰囲気中で拡散を行なって、ｐ÷型層２の拡散深さが１
０−程度になるようにする。この後、ＳｉＯ［を除去し
て、再度Ｓｉｎ、膜７をｌｔｍ程度堆積し、更に、半絶
縁性多結晶シリコン膜８を１ｔｎＩＩ程度堆積し、半絶
縁性多結晶シリコンｌ１１８をｐ＋型層２からｎ十型層
９にまたがるように残して、パターニングして、Ｓｉｎ
、膜７に窓を開けて、ＡＱ膜を蒸着して、アノード電極
３を形成する。
は次の通りである。ｎ十型層４上にｎ−型層１が形成さ
れた基板に、ｎ−型層１表面１−程度の厚いＳｕｎ、膜
を堆積し、ＤＥＰプロセスによってｐ十型層２を形成す
るための窓を開け、ボロンを２ Ｘ １Ｇ” ／ Ｑｌ
”注入する０次に再度ＤＥＰプロセスによって、ｐ＋型
層２より外側を広くシ、ボロンインプラを２ Ｘ １Ｇ
” ／ ｅｘ”注入する。更にＤＥＰプロセスにより素
子周辺部に窓を開け、レジストでＰ÷型層２およびｐ−
型層６の領域を覆って、リンイオンを５Ｘ１０”／ａｍ
”注入する。この後窒素雰囲気中で１１００℃、１時間
のアニールを行ない、更にＮ２： Ｏ，＝１０： １の
雰囲気中で拡散を行なって、ｐ÷型層２の拡散深さが１
０−程度になるようにする。この後、ＳｉＯ［を除去し
て、再度Ｓｉｎ、膜７をｌｔｍ程度堆積し、更に、半絶
縁性多結晶シリコン膜８を１ｔｎＩＩ程度堆積し、半絶
縁性多結晶シリコンｌ１１８をｐ＋型層２からｎ十型層
９にまたがるように残して、パターニングして、Ｓｉｎ
、膜７に窓を開けて、ＡＱ膜を蒸着して、アノード電極
３を形成する。
第２図は、この実施例による ｐ ＋ ｎ接合ダイオー
ドのｐ−型層６の不総物総量と耐圧の関係を。
ドのｐ−型層６の不総物総量と耐圧の関係を。
従来例（第５図）と比較して示したものである。従来の
素子でも平担接合の理論耐圧２１００Ｖに対して約７５
％の耐圧が得られているが、この実施例の素子では８５
％が達成されている。しかも、この実施例の場合、７０
％以上の耐圧を許容すれば、ｐ−型層６の不純物総量の
範囲は１〜５．５Ｘ１０”／ＣＭ”と広いものになって
いる。
素子でも平担接合の理論耐圧２１００Ｖに対して約７５
％の耐圧が得られているが、この実施例の素子では８５
％が達成されている。しかも、この実施例の場合、７０
％以上の耐圧を許容すれば、ｐ−型層６の不純物総量の
範囲は１〜５．５Ｘ１０”／ＣＭ”と広いものになって
いる。
第３図は上記実施例の構造でｐ−型層６の長さＬを変化
させた時の ｐ十型層２と基板１間の降伏電圧を測定し
た結果である。不純物総量が４．７×１０”／３”では
、ｐ−型層６の長さＬが１１０７ｍで最大値を示してい
る。この実施例の場合、７０％以上の耐圧を許容すれば
、Ｐ−型Ｍ６の不純物総量が４ Ｘ １０” ／ ｃｘ
ａ”を越える時、ｐ−型Ｊ１６（７）長す４＊１２０μ
ｓ以下となる。ただし第４図の場合のようにｐ一層が２
段になっている時は４Ｘ１０”／■２をこえる濃度の層
ｌＯの長さが１２０１以下であれば良い。
させた時の ｐ十型層２と基板１間の降伏電圧を測定し
た結果である。不純物総量が４．７×１０”／３”では
、ｐ−型層６の長さＬが１１０７ｍで最大値を示してい
る。この実施例の場合、７０％以上の耐圧を許容すれば
、Ｐ−型Ｍ６の不純物総量が４ Ｘ １０” ／ ｃｘ
ａ”を越える時、ｐ−型Ｊ１６（７）長す４＊１２０μ
ｓ以下となる。ただし第４図の場合のようにｐ一層が２
段になっている時は４Ｘ１０”／■２をこえる濃度の層
ｌＯの長さが１２０１以下であれば良い。
また、この実施例によれば、多結晶シリコン膜８には一
様な電界が生じるため５ｉｎ２膜７中に局部的な高電界
が生じることがなく高温でも素子のリーク電流が増大す
ることがない。
様な電界が生じるため５ｉｎ２膜７中に局部的な高電界
が生じることがなく高温でも素子のリーク電流が増大す
ることがない。
第３図は他の実施例の ｐ ＋ ｎ接合ダイオードの要
部構造を示す。第１図の実施例と異なる点は、ｐ◆生型
層接する低不純物濃度層としてｐ−型層１０を設け、更
にこれに接してこれより低不純物濃度のｐ−型層１１を
設けていることである。例えば、ｐ−型層１０の部分は
先の実施例と同様ボロンイオン注入をドーズ量３Ｘ１０
１２／■２で行ない、更にその外側にボロンイオン注入
をドーズ量１．５×１０”７ｃｍ”で行なって ｐ−型
Ｍ１１を形成する。
部構造を示す。第１図の実施例と異なる点は、ｐ◆生型
層接する低不純物濃度層としてｐ−型層１０を設け、更
にこれに接してこれより低不純物濃度のｐ−型層１１を
設けていることである。例えば、ｐ−型層１０の部分は
先の実施例と同様ボロンイオン注入をドーズ量３Ｘ１０
１２／■２で行ない、更にその外側にボロンイオン注入
をドーズ量１．５×１０”７ｃｍ”で行なって ｐ−型
Ｍ１１を形成する。
この実施例によれば ｐ＋型層２の底部わん曲部での電
界集中をより一層緩和することができ、逆バイアスを印
加した時の ｎ−型層１に伸びる空乏層の素子表面から
の厚みがｐ生型層２から離れるにつれて滑らかに変化し
て消失する。従って、先の実施例に比べて更に効果的に
耐圧向上を図ることができる。
界集中をより一層緩和することができ、逆バイアスを印
加した時の ｎ−型層１に伸びる空乏層の素子表面から
の厚みがｐ生型層２から離れるにつれて滑らかに変化し
て消失する。従って、先の実施例に比べて更に効果的に
耐圧向上を図ることができる。
なお、実施例ではｐ ＋ ｎ接合ダイオードを説明した
が、本発明は実施例で説明したのと同様のダイオード構
造を含むＭＯＳトランジスタやサイリスタ等の各種高耐
圧プレーナ素子に適用することが可能である。
が、本発明は実施例で説明したのと同様のダイオード構
造を含むＭＯＳトランジスタやサイリスタ等の各種高耐
圧プレーナ素子に適用することが可能である。
以上述べたように本発明によれば、素子内部および表面
部の両方の電界集中を緩和して耐圧向上を図り、しかも
高温、逆バイアス印加による耐圧劣化を少なくした高耐
圧プレーナ型半導体素子を得ることができる。
部の両方の電界集中を緩和して耐圧向上を図り、しかも
高温、逆バイアス印加による耐圧劣化を少なくした高耐
圧プレーナ型半導体素子を得ることができる。
第１図は本発明の一実施例の ｐ ＋ ｎ接合ダイオー
ドの要部構造を示す図、第２図はその耐圧特性を従来例
と比較して示す図、第３図は本発明で数値の限定の根拠
となるデータを示す図、第４図は他の実施例の ｐ ＋
ｎ接合ダイオードの要部構造を示す図、第５図は従来
の ｐ ＋ ｎ接合ダイオードの要部構造を示す図であ
る。 １・・・ｎ−型Ｓｉ層（第１導電型高抵抗半導体層）、
２・・・ｐ生型層（第２導電型高不純物濃度層）、３・
・・アノード電極、 ４・・・ｎ生型層、 ５・・・カソード電極、 ６．１０．１１・・・ｐ−型層（第２導電型低不純物濃
度層）、７・・・Ｓｉｎ、膜。 ８・・・半絶縁性多結晶シリコン膜（高抵抗半導体膜）
、９・・・ｎ生型層、 １２・・・ＡＱ電極。 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 第１［ヌ１ 第 ２ 図 嚇 ３ｒＱ７ 第 ＋１゛４ 箔 ５ 図
ドの要部構造を示す図、第２図はその耐圧特性を従来例
と比較して示す図、第３図は本発明で数値の限定の根拠
となるデータを示す図、第４図は他の実施例の ｐ ＋
ｎ接合ダイオードの要部構造を示す図、第５図は従来
の ｐ ＋ ｎ接合ダイオードの要部構造を示す図であ
る。 １・・・ｎ−型Ｓｉ層（第１導電型高抵抗半導体層）、
２・・・ｐ生型層（第２導電型高不純物濃度層）、３・
・・アノード電極、 ４・・・ｎ生型層、 ５・・・カソード電極、 ６．１０．１１・・・ｐ−型層（第２導電型低不純物濃
度層）、７・・・Ｓｉｎ、膜。 ８・・・半絶縁性多結晶シリコン膜（高抵抗半導体膜）
、９・・・ｎ生型層、 １２・・・ＡＱ電極。 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 第１［ヌ１ 第 ２ 図 嚇 ３ｒＱ７ 第 ＋１゛４ 箔 ５ 図
Claims (3)
- （１）第１導電型の高抵抗基板に選択的に第２導電型の
高濃度層が形成され、この高濃度層に接して、その周囲
に第２導電型の低濃度層が形成されている高耐圧プレー
ナ型半導体素子において、前記第２導電型高濃度層から
前記第２導電型低濃度層、更にその外側の高抵抗層上に
またがって、絶縁膜により覆われ、この絶縁膜上に一端
が前記第１導電型基板の電位に設定され、他端が前記第
２導電型拡散層の電位に設定された高抵抗膜を配設した
ことを特徴とする高耐圧プレーナ型半導体素子。 - （２）前記第２導電型低濃度層を素子表面から見た時の
単位面積あたりの不純物量が１〜５．５×１０＾１＾２
ｃｍ＾−＾２である特許請求の範囲第１項記載の高耐圧
プレーナ型半導体素子。 - （３）前記第２導電型低濃度層を素子表面から見た時の
単価面積あたりの不純物量が４．０×１０＾１＾２／ｃ
ｍ＾２を越える部分がある半導体装置において前記第２
導電型低濃度層の４×１０＾１＾２／ｃｍ＾２の濃度を
越える部分の長さを１２０μｍ以下とする特許請求の範
囲第１項記載の高耐圧プレーナ型半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2623587A JPS63194361A (ja) | 1987-02-09 | 1987-02-09 | 高耐圧プレ−ナ型半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2623587A JPS63194361A (ja) | 1987-02-09 | 1987-02-09 | 高耐圧プレ−ナ型半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63194361A true JPS63194361A (ja) | 1988-08-11 |
Family
ID=12187660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2623587A Pending JPS63194361A (ja) | 1987-02-09 | 1987-02-09 | 高耐圧プレ−ナ型半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63194361A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106783605A (zh) * | 2017-03-16 | 2017-05-31 | 江阴新顺微电子有限公司 | 一种平面整流二极管芯片的制造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54101278A (en) * | 1978-01-26 | 1979-08-09 | Nec Corp | Manufacture for semiconductor device |
| JPS61500996A (ja) * | 1983-12-30 | 1986-05-15 | アメリカン テレフオン アンド テレグラフ カムパニ− | 抵抗性電界シ−ルドを有する半導体構造 |
-
1987
- 1987-02-09 JP JP2623587A patent/JPS63194361A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54101278A (en) * | 1978-01-26 | 1979-08-09 | Nec Corp | Manufacture for semiconductor device |
| JPS61500996A (ja) * | 1983-12-30 | 1986-05-15 | アメリカン テレフオン アンド テレグラフ カムパニ− | 抵抗性電界シ−ルドを有する半導体構造 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106783605A (zh) * | 2017-03-16 | 2017-05-31 | 江阴新顺微电子有限公司 | 一种平面整流二极管芯片的制造方法 |
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