JPS63198145A - ダイレクトメモリアクセス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 発明が解決しようとする問題点 問題点を解決するための手段 作用 実施例 ■、実施例と第１図との対応関係 ■、実施例の構成 ■、実施例の動作 ■９発明の変形態様 発明の効果 〔概　要〕 ダイレクトメモリアクセス制御方式において、複数のア
クセスポートの各転送ビット長に対応して設定される値
を、データ転送アドレス値に加算して次回のデータ転送
アドレスを逐次生成し、またデータ転送起点アドレス値
および単位ブロックのデータ転送長値を保持し、単位ブ
ロックのデータ転送終結時に各値を再設定することによ
り、複数のアクセスポートを介してダイレクトメモリア
クセス制御によるデータ転送を可能にするとξもに、メ
モリ上の所定の領域に対してデータ転送を繰り返し行な
うことができるようにした。

〔産業上の利用分野〕

本発明は、マルチボートメモリにおけるダイレクトメモ
リアクセス（以下、ｒＤＭＡｊという。）制御方式に関
する。特に、高速度のデータ転送処理が要求される画像
処理その他の分野において、転送ビット長の異なる複数
のアクセスポートを有するマルチポートメモリをアクセ
スし、メモリ上でまとまったデータブロックを反復転送
するに適するＤＭＡ制御方式に関する。

なお、転送ビット長の異なる複数のアクセスポートを有
するマルチボートメモリとは、たとえば１ビツトごとの
データ転送を行なうランダムアクセスポートと、ｎビッ
トデータを一括して転送するシリアルアクセスポートと
を有するデュアルポートメモリであり、ランダム・アク
セスとシリアル・アクセスが選択可能な構成になってい
る。このデュアルポートメモリは、ビットマツプ・ディ
スプレイのフレームバッファその他に利用され、高速な
画像処理を可能とするものである。

〔従来の技術〕

第５図は、デュアルポートメモリに対するＤＭＡ制御方
式の接続構成例を示すブロック図である。

図において、デュアルポートメモリ５１と入出力制御装
置５３との間のＤＭＡデータ転送制御を行なうときに、
制御装置５５はＤＭＡ制御装置５７に対して、データ転
送起点アドレス値およびデータ転送長値を初期設定する
初期設定信号（ＩＮｌ）１０１、さらにＤＭＡデータ転
送制御を起動させるＤＭＡ起動信号（ＥＮＡ）１０３を
送出する。

ＤＭＡ制御装置５７では、このＤＭＡ起動信号（ＥＮＡ
）１０３の人力により、入出力制御装置５３から送出さ
れるデータ転送要求信号（ＲＥＱ）１０９がイネーブル
となり、デュアルポートメモリ５１および入出力制御装
置５３に対するデータ転送制御信号１３１と、デュアル
ポートメモリ５１に対するデータ転送アドレス信号１３
３が送出される。

このデータ転送制御信号１３１およびデータ転送アドレ
ス信号１３３により、デュアルポートメモリ５１と入出
力制御装置５３との間でデータ転送が行なわれる（１４
１）。

第６図ｆａｔ、（ｂ）は、第５図に示すＤＭＡ制御装置
５７の従来例の要部構成を示すブロック図であり、それ
ぞれデータ転送用のアドレス値を逐次発生させるアドレ
ス発生部、データ転送終結を検出するデータ転送長計数
部の概略構成を示す。

第７図は、従来のＤ　Ｍ　Ａ　ｆｆｉ制御方式の制御ア
ルゴリズムを説明するフローチャートである。

制御装置５５からの初期設定信号（ＩＮＩ）１０１によ
り、第６図（２１＞に示すＤＭＡ制御装置５７のアドレ
ス発生部のレジスタ６１には、データ転送起点アドレス
値が保持され、第６図（ｂ）に示すデータ転送長計数部
のレジスタ６５にはＤＭＡ制御されるデータブロックの
データ転送長値が保持される。なお、第６図では、初期
設定処理に伴う構成については省略されている。

ＤＭＡ制御装置５７は、初期設定処理が行なわれ制御装
置５５からＤＭＡ起動信号（ＥＮＡ）１０３が入力され
ると、入出力制御装置５３から送出されるデータ転送要
求信号（ＲＥＱ）１０９に従って、デュアルポートメモ
リ５１および入出力制御装置５３に対してデータ転送制
御信号１３１を送出し、レジスタ６１に保持されている
アドレス値をデータ転送アドレス信号１３３としてデュ
アルポートメモリ５１に送出し、１回のデータ転送を実
行する。

一方、インクリメンタ６３においてレジスタ６１の保持
値（データ転送アドレス信号１３３）に、選択されたア
クセスポートの転送ビット長に対応する固定値が加算さ
れ、デクリメンタ６７においてレジスタ６５の保持値か
ら固定値が減算される。

なお、デクリメンタ６７では初期設定されたデータ転送
長値がデクリメントされて「０」になったときに、デー
タ転送終結を示すデータ転送終結信号（ＣＴＣ）１０７
が送出される構成である。

ここで、１回のデータ転送が実行され、デクリメンタ６
７からデータ転送終結信号（ＣＴＣ）１０７が送出され
ていないときに、レジスタ６１゜６５にそれぞれラッチ
クロック１２１，１２３を送出し、インクリメントある
いはデクリメントされた値をそれぞれレジスタ６１．６
５に保持させる。

以下、データ転送が実行されるごとに転送されるデータ
長を計数し、データ転送終結信号（ＣＴＣ）１０７によ
りデータ転送が終結したことが判断されるまで、入出力
制御装置５３からのデータ転送要求信号（ＲＥＱ）１０
９の入力に従ってＤＭＡデータ転送が反復して行なわれ
る。

このように、ＤＭＡ制御装置５７では制御装置５５によ
る初期設定処理が行なわれた後に、制御装置５５の処理
とは独立し、かつ入出力制御装置５３から送出されるデ
ータ転送要求信号（ＲＥ　Ｑ）１０９に同期して、デュ
アルポートメモリの選択されたアクセスポートに対応す
る転送ビット長に従い、データ転送用のアドレス値を逐
次発生してデータ転送が行なわれる。また、転送される
データ長を計数して、初期設定されたデータ転送長値に
達したときに、制御装置５５に対してデータ転送終結信
号（ＣＴＣ）１０７を送出し、連続アドレスのブロック
データに対するＤＭＡ制御を終了する。

制御装置５５では、データ転送終結信号（ＣＴＣ）１０
７の入力により、次のブロックのＤＭＡデータ転送のた
めの初期設定処理を行なうか、あるいはＤＭＡ制御装置
５７に対してデータ転送終了信号（ＥＯＰ）１０５を送
出してＤＭＡデータ転送制御を終了させる。

第８図は、第５図に示すＤＭＡ制御装置５７によりアク
セスされるデュアルポートメモリの構成例を示すブロッ
ク図である。

ＤＭＡ制御装置５７には、入出力制御装置５３からデー
タ転送要求信号（ＲＥＱ）１０９その他が入力される。

ＤＭＡ制御装置５７から出力されるデータ転送制御信号
１３１は、デュアルポートメモリ５１の制御ロジック８
１に入力され、データ転送アドレス信号１３３はアドレ
ス入カバソファ８３を介して行デコーダ８５および列デ
コーダ８６に入力される。１０２４行Ｘ１０２４列のメ
モリ・セル・アレイ８７は、行デコーダ８５の出力およ
びセンスアンプ・入出力ゲート８９を介して列デコーダ
８６の出力に接続される。メモリ・セル・アレイ８７の
出力は、センスアンプ・入出力ゲート８９および入出カ
バソファ９１を介してランダムアクセスポートＡ９３に
接続され、また１０２４ワードのデータレジスタ９５、
シリアルデータセレクタ９６および出力バッファ９７を
介して、シリアルアクセスポートＢ９９に接続される。

ここに示すデュアルポートメモリ５１の場合には、ラン
ダムアクセスポートＡ９３は転送ビット長が「１」であ
り、シリアルアクセスポートＢ９９は転送ビット長がｒ
１０２４Ｊである。

したがって、ランダムアクセスポートＡ９３をアクセス
する場合には、データ転送制御信号１３１に従って制御
ロジック８１から送出される制御信号（図面では省略）
により、センスアンプ・入出力ゲート８９からデータを
送出するように制御し、ＤＭＡ制御装置５７から順次「
１」加算されたデータ転送アドレス信号１３３を連続し
て出力する。また、シリアルアクセスポートＢ９９をア
クセスする場合には、データ転送制御信号１３１に従っ
て制御ロジック８１から送出される制御信号（図面では
省略）により、データレジスタ９５からデータを送出す
るように制御し、ＤＭＡ制御装置５７から順次ｒｌ　０
２４Ｊ加算されたデータ転送アドレス信号１３３を連続
して出力しなければならない。

〔発明が解決しようとする問題点〕

ところが、従来のＤＭＡ制御方式では、ＤＭＡ制御装置
５７から出力されるデータ転送アドレス信号１３３の生
成は、第６図（ａ）に示すアドレス発生部のインクリメ
ンタ６３において、固定値の加算処理を行なって次回の
データ転送アドレスを生成する構成である。

したがって、転送ビット長の異なる複数のアクセスポー
トを有するメモリ　（たとえば第８図に示すデュアルポ
ートメモリ）に対してＤＭＡデータ転送を行なうときに
、生成されたデータ転送アドレス値が矛盾なく選択でき
るポートは、インクリメンタ６３で加算される固定値が
「１」ならばビット長が「１」であるランダムアクセス
ポートＡ９３のみであり、ビット長ｒ１０２４Ｊのシリ
アルアクセスポートＢ９９に対してＤＭＡデータ転送制
御を行なおうとした場合には、アドレスの重複あるいは
飛び越しが発生する問題点があった。

すなわち、インクリメンタ６３ではあらかじめ設定され
ている固定値が加算されてデータ転送アドレス値が生成
される構成であるので、一つのＤＭＡＩｊｌ装置でマル
チポートメモリの各アクセスポートを対象としたＤＭＡ
データ転送を行なうことができなかった。

また、メモリ上に設定した領域のＤＭＡデータ転送を繰
り返し行なうことはできなかった。

本発明は、このような従来の問題点を解決するもので、
転送ビット長の異なる複数のアクセスポートを有するマ
ルチボートメモリに対し、各アクセスポートの選択に応
じてＤＭＡデータ転送制御を行なうことができ、さらに
単位ブロックの設定領域のデータを反復してＤＭＡデー
タ転送制御することができるＤＭＡ！ｌＩ４ｍ１１方式
を提供することを目的とする。

〔問題点を解決するための手段〕

第１図は、本発明の原理ブロック図である。

図において、アドレス発生手段１工は、転送ビット長の
異なる複数のアクセスポートを有するメモリ　（マルチ
ボートメモリ）に対するデータ転送用のアドレス値を逐
次発生する。

データ転送長計数手段１３は、転送されるデータ長の計
数によりデータ転送終結を検出してデータ転送終結信号
を送出する。

制御手段１５は、上位装置からのＤＭＡ起動信号、デー
タ転送終了信号およびデータ転送要求信号に応じて、ア
ドレス発生手段１１およびデータ転送長計数部１３を制
御し、ＤＭＡデータ転送を行なう。

このような構成において、アドレス加算値設定手段１７
には、アドレス発生手段１１でアドレス値を逐次発生さ
せるためのアドレス加算値が、複数のアクセスポートの
転送ビット長に対応して設定される。

第一のリセット手段１８は、データ転送終結信号を受け
てアドレス発生手段１１にデータ転送起点アドレス値を
再設定する。

第二のリセット手段１９は、データ転送終結信号を受け
てデータ転送長計数部１３に単位ブロックのデータ転送
長値を再設定する。

〔作　用〕

本発明は、転送ビット長の異なる複数のアクセスポート
を有するメモリに対して、データ転送の対象となるアク
セスポートの転送ビット長に応じて設定される値を、現
時点のデータ転送アドレスに加算処理し、そのアクセス
ポートに対応したアドレス値を逐次生成することにより
、各アクセスポートに対応したＤＭＡデータ転送制御を
行なうことができる。

また、ブロック転送長計数部１３により単位ブロックの
データ転送終結が検出されたときには、アドレス発生手
段１１およびデータ転送長計数手段１３に、それぞれデ
ータ転送起点アドレス値および単位ブロックのデータ転
送長値を再設定することにより、メモリ上の所定の領域
に対してＤＭＡデータ転送制御を反復して行なうことが
できる。

〔実施例〕 以下、図面に基づいて本発明の実施例について詳細に説
明する。

第２図は、本発明ＤＭＡ制御方式の一実施例構成を示す
。

■、・施すと第１ズとの対応量ζ ここで、本発明の実施例と第１図との対応関係を示して
おく。

アドレス発生手段１１は、セレクタ２１、レジスタ２３
および加算器２５に相当する。

データ転送長計数手段１３は、セレクタ３１、レジスタ
３３およびデクリメンタ３５に相当する。

制御手段１５は、制御部４０に相当する。

アドレス加算値設定手段１７は、レジスタ２７および上
位装置（制御装置５５）からの初期設定信号（アドレス
加算値信号１０　ｌ　ｂ）に相当する。

第一のリセット手段１８は、レジスタ２９および制御部
４０から出力されセレクタ２１の切り換え制御を行ない
、データ転送起点アドレス値をレジスタ２３に再設定す
る選択信号（ＳＬＩ）１１１に相当する。

第二のリセット手段１９は、レジスタ３７および制御部
４０から出力されセレクタ３１の切り換え制御を行ない
、単位ブロックのデータ転送長値をレジスタ３３に再設
定する選択信号（ＳＬ２）１１３に相当する。

ニー叉施±至請底 以上のような対応関係があるものとして、以下本発明の
実施例について説明する。

第２図において、本発明実施例では、アドレス発生部２
０、データ転送長計数部３０および制御部４０により構
成される。

アドレス発生部２０およびデータ転送長計数部３０には
、制御装置（第５図、５５）から初期設定信号（ＩＮＩ
）１０１が入力される。初期設定信号（ＩＮＩ）１０１
は、最初のデータ転送の起点アドレス値を示すデータ転
送起点アドレス値信号１０１　ａ、選択されたアクセス
ポートの転送ビット長に対応したアドレス加算値を示す
アドレス加算値信号１０１ｂ、および単位ブロックのデ
ータ転送長値を示すデータ転送長値信号１０１Ｃを含む
。

データ転送起点アドレス値信号１０１ａは、アドレス発
生部２０のレジスタ２９に接続されて保持され、さらに
セレクタ２１の第一の入力に接続され、セレクタ２１を
介してレジスタ２３に保持される。アドレス加算値信号
１０１ｂはレジスタ２７に接続されて保持される。デー
タ転送長値信号１０１ｃは、データ転送長計数部３０の
レジスタ３７に接続されて保持され、さらにセレクタ３
１の第一の人力に接続され、セレクタ３１を介してレジ
スタ３３に保持される。

ここで、たとえば第８図に示すデュアルポートメモリに
対してＤＭＡデータ転送制御を行なう場合、レジスタ２
７には、ランダムアクセスポートＡ９３に対しては、そ
のポートの転送ビット長であるｒｌＪが保持され、シリ
アルアクセスポートＢ９９に対しては、そのポートの転
送ビット長であるｒｌ　Ｏ２４Ｊが保持される。

制御部４０には、制御装置（第５図、５５）からＤＭＡ
起動信号（ＥＮＡ）１０３およびデータ転送終了信号（
ＥＯＰ）１０５が入力され、データ転送長計数部３０か
ら単位ブロックのデータ転送終結を示すデータ転送終結
信号（ＣＴＣ）１０７が入力され、入出力制御装置（第
５図、５３）からデータ転送要求信号（ＲＥＱ）１０９
が人力される。また、データ転送長計数部３０からのデ
ータ転送終結信号（ＣＴＣ）１０７は、制御装置（第５
図、５５）にも送出される。

データ転送要求信号（ＲＥＱ）１０９の人力に従って、
制御部４０からデータ転送制御信号１３１が送出される
。

アドレス発生部２０のレジスタ２９の出力は、セレクタ
２１の第二の入力に接続され、セレクタ２１の切換制御
端子には、制御部４０から出力される選択信号（ＳＬＩ
）１１１が接続される。セレクタ２１の出力が接続され
るレジスタ２３のクロック端子には、制御部４０から出
力されるラッチクロック（ＣＬＫＩ）１２１が接続され
る。レジスタ２３の出力は、データ転送アドレス信号１
３３としてアドレス発生部２０から出力されるとともに
、加算器２５の一方の入力に接続される。

加算器２５の他方の入力には、選択されたアクセスポー
トの転送ビット長に対応した値が保持されるレジスタ２
７の出力が接続される。加算器２５の出力は、セレクタ
２１の第三の入力に接続される。

通常、セレクタ２１は加算器２５の出力をレジスタ２３
に接続するように設定されており、選択信号（ＳＬＩ）
１１１０入力に応じて、初期設定時にはデータ転送起点
アドレス値信号１０１ａが選択され、単位ブロックのデ
ータ転送後のリセット時にはレジスタ２９の出力（デー
タ転送起点アドレス値）が選択され、ともにラッチクロ
ック（ＣＬＫＩ）１２１の入力に応じてレジスタ２３に
保持される。

データ転送長計数部３０のレジスタ３７の出力は、セレ
クタ３１の第二の入力に接続され、セレクタ３１の切換
制御端子には、制御部４０から出力される選択信号（Ｓ
Ｌ２）１１３が接続される。

セレクタ３工の出力が接続されるレジスタ３３のクロッ
ク端子には、制御部４０から出力されるラフチクロック
（ＣＬＫ２）１２３が接続される。

レジスタ３３の出力はデクリメンタ３５に接続される。

デクリメンタ３５の減算出力はセレクタ３１の第三の入
力に接続される。

通常、セレクタ３１はデクリメンタ３５の出力をレジス
タ３３に接続するように設定されており、選択信号（Ｓ
Ｌ２）１１３の入力に応じて、初期設定時にはデータ転
送長値信号１０１Ｃが選択され、単位ブロックのデータ
転送後のリセット時にはレジスタ３５の出力（単位ブロ
ックのデータ転送長値）が選択され、ともにラッチクロ
ック（ＣＬＫ２）１２３の入力に応じてそれぞれレジス
タ３３に保持される。

なお、デクリメンタ３５では減算値が零になったときに
、単位ブロックのデータ転送終結を示すデータ転送終結
信号（ＣＴＣ）１０７が送出される構成である。

Ｕ引御腹生 第３図は、本発明ＤＭＡ制御方式の初期設定処理を説明
するフローチャートであり、第４図は、本発明ＤＭＡ制
御方式の制御アルゴリズムを示すフローチャートである
。なお、この制御アルゴリズムは第２図に示す制御部４
０において実施され、この制御アルゴリズムに従ってア
ドレス発生部２０およびデータ転送長計数部３０が制御
され、本発明のＤＭＡデータ転送制御が実現される。

以下、第２図の実施例構成を示すブロック図および第５
図のＤＭＡ制御方式の接続構成例を示すブロック図を参
照し、前記各フローチャートに従って本発明ＤＭＡ制御
方式の動作について説明する。

ＤＭＡデータ転送制御（第４図に示す制御アルゴリズム
）の開始に先立ち、制御値Ｗ５５はＤＭＡ制御装置５７
に対して第３図に示す初期設定処理を行なう。

制御装置５５は、アドレス発生部２０のレジスタ２９、
およびセレクタ２１を介してレジスタ２３に対してデー
タ転送起点アドレス値を、レジスタ２７に対して選択さ
れたアクセスポートの転送ビット長対応のアドレス加算
値を、データ転送長ｔ１部３０のレジスタ３７、および
セレクタ３１を介してレジスタ３３に対して単位ブロッ
クのデータ転送長値をそれぞれ初期設定する。その後、
制御部４０に対してＤＭＡ起動信号（ＥＮＡ）１０３が
送出されると、第４図に示す制御アルゴリズムに従って
、ＤＭＡ制御装置５７によるＤＭＡデータ転送制御が開
始される。

制御部４０は、データ転送要求信号（ＲＥ　Ｑ）１０９
が入出力制御装置５３から入力されると、デュアルポー
トメモリ５１および入出力制御装置５３に対してデータ
転送制御信号１３１を送出し、レジスタ２３に保持され
ているアドレス値（データ転送起点アドレス値）をデー
タ転送アドレス信号１３３としてデュアルポートメモリ
５１に送出し、１回のデータ転送を行なう。

一方、このデータ転送アドレス信号１３３は、加算器２
５においてそのアドレス値（レジスタ２３の保持値）と
、選択されたアクセスポートの転送ビット長対応の値（
レジスタ２７の保持値）が加算され、データ転送長計数
部３０のレジスタ３３の保持値がデクリメンタ３５にお
いてデクリメントされる。

ここで、１回のデータ転送が実行され、データ転送長計
数部３０からデータ転送終結信号（ＣＴＣ）１０７が送
出されていないときに、制御部４０からレジスタ２３．
３３にそれぞれラフチクロック１２１，１２３が送出さ
れ、インクリメントあるいはデクリメントされた値をそ
れぞれレジスタ２３．３３に保持させる。

以下、データ転送が実行されるごとに、転送されるデー
タ長を計数して、単位ブロックのデータ転送が終結した
か（制御部４ｏでデータ転送終結信号（ＣＴＣ）１０７
が検出されたか）が判断されるまで、入出力制御装置５
３からのデータ転送要求信号（ＲＥＱ）１０９の入力に
従ってＤＭＡデータ転送が反復して行なわれる。

データ転送長計数部３０からデータ転送終結信号（ＣＴ
Ｃ）１０７が送出されたときに、セレクタ部４０は、制
御装置５５からのデータ転送終了信号（ＥＯＰ）１０５
の有無を判断し、終了条件が発生していなければ、選択
信号（ＳＬＩ）１１１および選択信号（ＳＬ２）１１３
をそれぞれセレクタ２１およびセレクタ３１に送出し、
それぞれレジスタ２９の出力およびレジスタ３７の出力
を選択出力するように制御する。

したがって、アドレス発生部２０ではレジスタ２９に保
持されているデータ転送起点アドレス値が、ラフチクロ
ック（ＣＬＫＩ）１２１の入力に従ってレジスタ２３に
再設定される。また、データ転送長計数部３０ではレジ
スタ３７に保持されている単位ブロックのデータ転送長
値が、ラッチクロック（ＣＬＫ２）１２３の入力に従っ
てレジスタ３１に再設定される。

制御部４０は、入出力制御装置５３から送出される次の
データ転送要求信号（ＲＥＱ）１０９の入力により、リ
セット処理が行なわれたデータ転送起点アドレス値およ
び単位ブロックのデータ転送長値を元に、メモリ上の所
定の領域に対してＤＭＡデータ転送制御を反復して行な
うように制御することができる。

なお、すべてのデータ転送が終結した時点で、制御部４
０にデータ転送終了を指示するデータ転送終了信号（Ｅ
ＯＰ）１０５が入力され、ＤＭＡ制御によるデータ転送
が終了する。

■、　■の変３Ｈ様 なお、上述した本発明の実施例にあっては、各アクセス
ポート別の加算値は、アドレス加算値信号（１０ｌ　ｂ
＞により上位の制御装置（５５）からレジスタ（２７）
に設定される構成であるが、このレジスタを各アクセス
ポート対応に複数個もち、ポート指定信号によりレジス
タ出力を切り換えるようにしてもよい。さらに、アドレ
ス発生部２０およびブロック転送長計数部３０は、それ
ぞれレジスタ、セレクタ、加算器あるいはデクリメンタ
による構成をとっているが、前記の動作を実現できるも
のであれば、それに限定されるものではない。

また、転送チャネルの多重化に対応した複数のデータ転
送要求信号（ＲＥ　Ｑ）を有する時分割多重化方式によ
り、ビット長が異なる複数のアクセスポートを有するメ
モリの各ポートに対して、連続データ転送を行なうため
には、それぞれレジスタ群を多重化数に応じて設け、セ
レクタにより加算器入力あるいはデクリメンタ入力を切
り換える構成とすることにより、同様に本発明を実施す
ることができる。

〔発明の効果〕

上述したように、本発明によれば、転送ビ、７ト長の異
なる複数のアクセスポートを有するマルチポートメモリ
に対して、各アクセスポートに対してＤＭＡ制御装置の
構成を変えることなく、ＤＭＡデータ転送を可能とする
ことができる。

また、シリアルアクセスポートを用いてメモリ上の所定
の領域に対して反復してＤＭＡデータ転送制御行なうこ
とができ、これを用いてＣＲＴ表示器などへの表示ブロ
ックの連続データ転送制御を可能にすることができる効
果がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例構成を示すブロック図、第３
図は本発明の初期設定動作を説明するフローチャート、 第４図は本発明のＤＭＡ制御アルゴリズムを説明するフ
ローチャート、 第５図はＤＭＡ制御方式の接続構成例を示すブロック図
、 第６図（ａ）はアドレス値を逐次発生させるアドレス発
生部の従来例構成を示すブロック図、第６図（′ｂ）は
データ転送終結を検出するデータ転送長計数部の従来例
構成を示すブロック図、第７図は従来のＤＭＡ制御方式
の制御アルゴリズムを説明するフローチャート、 第８図はＤＭＡ制御装置によりアクセスされるデュアル
ポートメモリの構成例を示すブロック図である。 図において、 １１はアドレス発生手段、 工３はブロック転送長計数手段、 １５は制御手段、 １７はアドレス加算値設定手段、 １８は第一のリセット手段、 １９と第二のリセット手段、 ２０はアドレス発生部、 ２１はセレクタ、 ２３．２７．２９はレジスタ、 ２５は加算器、 ３０はブロック転送長計数部、 ３１はセレクタ、 ３３．３７はレジスタ、 ３５はデクリメンタ、 ４０は制御部、 ５１はデュアルポートメモリ、 ５３は入出力制御装置、 ５５は制御装置、 ５７はＤＭＡ制御装置、 ６１．６５はレジスタ、 ６３はインクリメンタ、 ６７はデクリメンタ、 １０１は初期設定信号（ＩＮＩ）、 １０３はＤＭＡ起動信号（ＥＮＡ）、 １０５はデータ転送終了信号（ＥＯＰ）、１０７はデー
タ転送終結信号（ＣＴＣ）、１０９はデータ転送要求信
号（ＲＥ　Ｑ）、１１１は選択信号（ＳＬＩ）、 １１３は選択信号（ＳＬ２）、 １２１はラッチクロツタ（ＣＬＫＩ）、１２３はラッチ
クロツタ　（ＣＬＫ２）、１３１はデータ転送制御信号
、 １３３はデータ転送アドレス信号である。 本Ａタθ目索メ丁フ゛ｐ、・、７１男 第１図 本炎明小勤萌設友動作 第３図 本力Ｓ明のＤＭＡ　＠御７ルコ刃又°゛へＤＭＡ制御オ
ペ’＄ｔｋ楕八例 へ５図

Claims (1)

1. 【特許請求の範囲】 転送ビット長の異なる複数のアクセスポートを有するメ
   モリに対するデータ転送用のアドレス値を逐次発生する
   アドレス発生手段（１１）と、転送されるデータ長の計
   数によりデータ転送終結を示すデータ転送終結信号を送
   出するデータ転送長計数手段（１３）と、 上位装置からのダイレクトメモリアクセス起動信号、デ
   ータ転送終了信号およびデータ転送要求信号に応じて、
   アドレス発生手段（１１）およびデータ転送長計数手段
   （１３）を制御し、ダイレクトメモリアクセスデータ転
   送制御を行なう制御手段（１５）と を備えたマルチポートメモリにおけるダイレクトメモリ
   アクセス制御方式において、 アドレス発生手段（１１）でアドレス値を逐次発生させ
   るためのアドレス加算値が、複数のアクセスポートの転
   送ビット長に対応して設定されるアドレス加算値設定手
   段（１７）と、 前記データ転送終結信号を受けてデータ転送起点アドレ
   ス値をアドレス発生手段（１１）に再設定する第一のリ
   セット手段（１８）と、 前記データ転送終結信号を受けて単位ブロックのデータ
   転送長値をデータ転送長計数手段（１３）に再設定する
   第二のリセット手段（１９）とを備えたことを特徴とす
   るダイレクトメモリアクセス制御方式。