JPS63211635A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPS63211635A
JPS63211635A JP62044285A JP4428587A JPS63211635A JP S63211635 A JPS63211635 A JP S63211635A JP 62044285 A JP62044285 A JP 62044285A JP 4428587 A JP4428587 A JP 4428587A JP S63211635 A JPS63211635 A JP S63211635A
Authority
JP
Japan
Prior art keywords
semiconductor substrate
silicon layer
element region
diffusion layer
semiconductor
Prior art date
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Pending
Application number
JP62044285A
Other languages
English (en)
Inventor
Saburou Tokoda
床田　三郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPS63211635A publication Critical patent/JPS63211635A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/30—Die-attach connectors

Landscapes

  • Die Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に半導体素子を形成して
いる素子領域面とは反対側の裏面を組立ケースに接して
搭載固定する構造の半導体装置に関する。
〔従来の技術〕
従来、この種の半導体装置は、半導体チップの汚れ等に
対するゲッタリング効果をねらう為、リン拡散等により
半導体基板の素子領域面とは反対側の裏面にもリン導入
され、裏面の状態はＮ＋型となり、この半導体チップを
組立ケース２０に搭載固定するときに、第２図（ａ）に
示すように、直接搭載すると組立ケース２０との密着性
が悪いので、第２図（ｂ）に示すように、裏面に金等を
被覆するとか、第２図（Ｃ）に示すように、裏面のＮ′
″拡散層３を除去したりすることによって密着性を改善
していた。
〔発明が解決しようとする問題点〕
上述した従来の半導体装置は、半導体チップ１０ａに対
するゲッタリング効果を得る為に裏面にリン等の拡散に
よりＮ＋拡散層３が形成された構成となっているので、
直接組立ケース２０に搭載すると密着性が悪いという欠
点があり、これは半導体チップの寸法が大きくなれはと
顕著であった。
密着性を改善する為に裏面のＮ＋拡散層をエッチングし
たり、研削したりして強制的に除去したり、又、裏面に
金等を被着した構造のものは、金等を被覆したり、Ｎ＋
拡散層をエツチングしたり研削したりする為に工数や資
材費が増大し半導体装置の単価が高くなるという欠点が
あった。
本発明の目的は、半導体チップと組立ケースとの密着性
がよく、かつ単価を低減することができる半導体装置を
提供することにある。
〔問題点を解決するための手段〕
本発明の半導体装置は、半導体基板と、この半導体基板
上に形成された素子領域と、この素子領域面と対向する
前記半導体基板の裏面に形成されたシリコン層とを備え
た半導体チップと、この半導体チップを前記シリコン層
面と接して搭載固定する組立ケースとを有している。
〔実施例〕
次に、本発明の実施例について図面を参照して説明する
。
第１図は本発明の一実施例の断面図である。
この実施例は、半導体基板１と、この半導体基板１上に
形成された素子領域２と、この素子領域２の面と対向す
る半導体基板１の裏面に形成されゲッタリング効果を得
るためのリン等を拡散したＮ＋拡散層３と、Ｎ＋拡散層
３の表面に形成された密着性をよくするための単結晶ま
たは多結晶のシリコン層４とを備えた半導体チップ１０
を、組立ケース２０にシリコンＮ４側の面を接して搭載
固定する構成となっている。
単結晶または多結晶のシリコン層４は、Ｎ＋拡散層３を
除去したり金等を被着させたりする工程より容易に形成
することができるので、工数、資材費を低減することが
できる。
〔発明の効果〕
以上説明したように本発明は、素子領域面と対向する半
導体基板の裏面側にシリコン層を形成し組立ケースに搭
載する構成とすることにより、半導体チップと組立ケー
スとの密着性を向上させることができ、かつ工数の削減
、資材費の低減等により半導体装置の単価を低減するこ
とができる効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例を示す断面図、第２図（ａ）
〜（Ｃ）はそれぞれ従来の半導体装置の第１へ・第３の
例を示す断面図である。 １・・・半導体基板、２・・・素子領域、３・・・Ｎ＋
拡散層、４・・・シリコン層、５・・・金被膜、１０．
１０ａ〜１０ｃ・・・半導体チップ、２０・・・組立ケ
ース。 茅　ｌ　凹 茅　２　図

Claims (1)

    【特許請求の範囲】
  1. 半導体基板と、この半導体基板上に形成された素子領域
    と、この素子領域面と対向する前記半導体基板の裏面に
    形成されたシリコン層とを備えた半導体チップと、この
    半導体チップを前記シリコン層面と接して搭載固定する
    組立ケースとを有することを特徴とする半導体装置。
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